Changeset ddb1867 in rtems for cpukit/score/cpu/bfin/rtems/bfin


Ignore:
Timestamp:
Apr 17, 2007, 5:10:24 PM (14 years ago)
Author:
Joel Sherrill <joel.sherrill@…>
Branches:
4.10, 4.11, 4.8, 4.9, 5, master
Children:
bd8dd9e
Parents:
d7fa4a9
Message:

2007-04-17 Joel Sherrill <joel@…>

  • rtems/bfin/bf533.h: Fix warnings about constants being too large.
File:
1 edited

Legend:

Unmodified
Added
Removed
  • cpukit/score/cpu/bfin/rtems/bfin/bf533.h

    rd7fa4a9 rddb1867  
    55 *  Hardware Reference from Analog Devices. Mentioned Chapters
    66 *  refer to this Documentation.
    7  * 
     7 *
    88 *  The Blackfins MMRs are divided into core MMRs (0xFFE0 0000–0xFFFF FFFF)
    99 *  and System MMRs (0xFFC0 0000–0xFFE0 0000). The core MMRs are defined
     
    3434
    3535/* Clock and System Control  Chapter 8 */
    36 #define PLL_CTL                0xFFC00000
    37 #define PLL_DIV                0xFFC00004
    38 #define VR_CTL                 0xFFC00008
    39 #define PLL_STAT               0xFFC0000C
    40 #define PLL_LOCKCNT            0xFFC00010
    41 #define SWRST                  0xFFC00100
    42 #define SYSCR                  0xFFC00104
     36#define PLL_CTL                0xFFC00000L
     37#define PLL_DIV                0xFFC00004L
     38#define VR_CTL                 0xFFC00008L
     39#define PLL_STAT               0xFFC0000CL
     40#define PLL_LOCKCNT            0xFFC00010L
     41#define SWRST                  0xFFC00100L
     42#define SYSCR                  0xFFC00104L
    4343
    4444/* SPI Controller           Chapter 10 */
    45 #define SPI_CTL                0xFFC00500
    46 #define SPI_FLG                0xFFC00504
    47 #define SPI_STAT               0xFFC00508
    48 #define SPI_TDBR               0xFFC0050C
    49 #define SPI_RDBR               0xFFC00510
    50 #define SPI_BAUD               0xFFC00514
    51 #define SPI_SHADOW             0xFFC00518
     45#define SPI_CTL                0xFFC00500L
     46#define SPI_FLG                0xFFC00504L
     47#define SPI_STAT               0xFFC00508L
     48#define SPI_TDBR               0xFFC0050CL
     49#define SPI_RDBR               0xFFC00510L
     50#define SPI_BAUD               0xFFC00514L
     51#define SPI_SHADOW             0xFFC00518L
    5252
    5353/* SPORT0 Controller */
    54 #define SPORT0_TCR1            0xFFC00800
    55 #define SPORT0_TCR2            0xFFC00804
    56 #define SPORT0_TCLKDIV         0xFFC00808
    57 #define SPORT0_TFSDIV          0xFFC0080C
    58 #define SPORT0_TX              0xFFC00810
    59 #define SPORT0_RX              0xFFC00818
    60 #define SPORT0_RCR1            0xFFC00820
    61 #define SPORT0_RCR2            0xFFC00824
    62 #define SPORT0_RCLKDIV         0xFFC00828
    63 #define SPORT0_RFSDIV          0xFFC0082C
    64 #define SPORT0_STAT            0xFFC00830
    65 #define SPORT0_CHNL            0xFFC00834
    66 #define SPORT0_MCMC1           0xFFC00838
    67 #define SPORT0_MCMC2           0xFFC0083C
    68 #define SPORT0_MTCS0           0xFFC00840
    69 #define SPORT0_MTCS1           0xFFC00844
    70 #define SPORT0_MTCS2           0xFFC00848
    71 #define SPORT0_MTCS3           0xFFC0084C
    72 #define SPORT0_MRCS0           0xFFC00850
    73 #define SPORT0_MRCS1           0xFFC00854
    74 #define SPORT0_MRCS2           0xFFC00858
    75 #define SPORT0_MRCS3           0xFFC0085C
     54#define SPORT0_TCR1            0xFFC00800L
     55#define SPORT0_TCR2            0xFFC00804L
     56#define SPORT0_TCLKDIV         0xFFC00808L
     57#define SPORT0_TFSDIV          0xFFC0080CL
     58#define SPORT0_TX              0xFFC00810L
     59#define SPORT0_RX              0xFFC00818L
     60#define SPORT0_RCR1            0xFFC00820L
     61#define SPORT0_RCR2            0xFFC00824L
     62#define SPORT0_RCLKDIV         0xFFC00828L
     63#define SPORT0_RFSDIV          0xFFC0082CL
     64#define SPORT0_STAT            0xFFC00830L
     65#define SPORT0_CHNL            0xFFC00834L
     66#define SPORT0_MCMC1           0xFFC00838L
     67#define SPORT0_MCMC2           0xFFC0083CL
     68#define SPORT0_MTCS0           0xFFC00840L
     69#define SPORT0_MTCS1           0xFFC00844L
     70#define SPORT0_MTCS2           0xFFC00848L
     71#define SPORT0_MTCS3           0xFFC0084CL
     72#define SPORT0_MRCS0           0xFFC00850L
     73#define SPORT0_MRCS1           0xFFC00854L
     74#define SPORT0_MRCS2           0xFFC00858L
     75#define SPORT0_MRCS3           0xFFC0085CL
    7676
    7777/* Parallel Peripheral Interface (PPI) Chapter 11 */
    78  
    79 #define PPI_CONTROL            0xFFC01000
    80 #define PPI_STATUS             0xFFC01004
    81 #define PPI_COUNT              0xFFC01008
    82 #define PPI_DELAY              0xFFC0100C
    83 #define PPI_FRAME              0xFFC01010
    84 
    85 /*********  PPI MASKS ***********/         
    86 /*  PPI_CONTROL Masks */       
    87 #define PORT_EN                0x00000001 
    88 #define PORT_DIR               0x00000002     
    89 #define XFR_TYPE               0x0000000C 
     78
     79#define PPI_CONTROL            0xFFC01000L
     80#define PPI_STATUS             0xFFC01004L
     81#define PPI_COUNT              0xFFC01008L
     82#define PPI_DELAY              0xFFC0100CL
     83#define PPI_FRAME              0xFFC01010L
     84
     85/*********  PPI MASKS ***********/
     86/*  PPI_CONTROL Masks */
     87#define PORT_EN                0x00000001
     88#define PORT_DIR               0x00000002
     89#define XFR_TYPE               0x0000000C
    9090#define PORT_CFG               0x00000030
    9191#define FLD_SEL                0x00000040
     
    9494#define SKIP_EN                0x00000200
    9595#define SKIP_EO                0x00000400
    96 #define DLENGTH                0x00003800 
     96#define DLENGTH                0x00003800
    9797#define DLEN_8                 0x0
    9898#define DLEN(x)                (((x-9) & 0x07) << 11)
    99 #define POL                    0x0000C000     
    100 
    101 /* PPI_STATUS Masks */                                         
    102 #define FLD                    0x00000400 
     99#define POL                    0x0000C000
     100
     101/* PPI_STATUS Masks */
     102#define FLD                    0x00000400
    103103#define FT_ERR                 0x00000800
    104104#define OVR                    0x00001000
     
    108108
    109109/* SPORT1 Controller        Chapter 12 */
    110 #define SPORT1_TCR1            0xFFC00900
    111 #define SPORT1_TCR2            0xFFC00904
    112 #define SPORT1_TCLKDIV         0xFFC00908
    113 #define SPORT1_TFSDIV          0xFFC0090C
    114 #define SPORT1_TX              0xFFC00910
    115 #define SPORT1_RX              0xFFC00918
    116 #define SPORT1_RCR1            0xFFC00920
    117 #define SPORT1_RCR2            0xFFC00924
    118 #define SPORT1_RCLKDIV         0xFFC00928
    119 #define SPORT1_RFSDIV          0xFFC0092C
    120 #define SPORT1_STAT            0xFFC00930
    121 #define SPORT1_CHNL            0xFFC00934
    122 #define SPORT1_MCMC1           0xFFC00938
    123 #define SPORT1_MCMC2           0xFFC0093C
    124 #define SPORT1_MTCS0           0xFFC00940
    125 #define SPORT1_MTCS1           0xFFC00944
    126 #define SPORT1_MTCS2           0xFFC00948
    127 #define SPORT1_MTCS3           0xFFC0094C
    128 #define SPORT1_MRCS0           0xFFC00950
    129 #define SPORT1_MRCS1           0xFFC00954
    130 #define SPORT1_MRCS2           0xFFC00958
    131 #define SPORT1_MRCS3           0xFFC0095C
     110#define SPORT1_TCR1            0xFFC00900L
     111#define SPORT1_TCR2            0xFFC00904L
     112#define SPORT1_TCLKDIV         0xFFC00908L
     113#define SPORT1_TFSDIV          0xFFC0090CL
     114#define SPORT1_TX              0xFFC00910L
     115#define SPORT1_RX              0xFFC00918L
     116#define SPORT1_RCR1            0xFFC00920L
     117#define SPORT1_RCR2            0xFFC00924L
     118#define SPORT1_RCLKDIV         0xFFC00928L
     119#define SPORT1_RFSDIV          0xFFC0092CL
     120#define SPORT1_STAT            0xFFC00930L
     121#define SPORT1_CHNL            0xFFC00934L
     122#define SPORT1_MCMC1           0xFFC00938L
     123#define SPORT1_MCMC2           0xFFC0093CL
     124#define SPORT1_MTCS0           0xFFC00940L
     125#define SPORT1_MTCS1           0xFFC00944L
     126#define SPORT1_MTCS2           0xFFC00948L
     127#define SPORT1_MTCS3           0xFFC0094CL
     128#define SPORT1_MRCS0           0xFFC00950L
     129#define SPORT1_MRCS1           0xFFC00954L
     130#define SPORT1_MRCS2           0xFFC00958L
     131#define SPORT1_MRCS3           0xFFC0095CL
    132132
    133133/* SPORTx_TCR1 Masks */
    134134#define TSPEN                  0x0001
    135 #define ITCLK                  0x0002   
    136 #define TDTYPE                 0x000C 
    137 #define TLSBIT                 0x0010 
    138 #define ITFS                   0x0200   
    139 #define TFSR                   0x0400   
    140 #define DITFS                  0x0800   
    141 #define LTFS                   0x1000   
    142 #define LATFS                  0x2000   
    143 #define TCKFE                  0x4000   
     135#define ITCLK                  0x0002
     136#define TDTYPE                 0x000C
     137#define TLSBIT                 0x0010
     138#define ITFS                   0x0200
     139#define TFSR                   0x0400
     140#define DITFS                  0x0800
     141#define LTFS                   0x1000
     142#define LATFS                  0x2000
     143#define TCKFE                  0x4000
    144144
    145145/* SPORTx_TCR2 Masks */
    146 #define SLEN                   0x001F 
     146#define SLEN                   0x001F
    147147#define TXSE                   0x0100
    148148#define TSFSE                  0x0200
    149 #define TRFST                  0x0400 
     149#define TRFST                  0x0400
    150150
    151151/* SPORTx_RCR1 Masks */
    152 #define RSPEN                  0x0001 
    153 #define IRCLK                  0x0002 
     152#define RSPEN                  0x0001
     153#define IRCLK                  0x0002
    154154#define RDTYPE                 0x000C
    155 #define RULAW                  0x0008 
    156 #define RALAW                  0x000C 
     155#define RULAW                  0x0008
     156#define RALAW                  0x000C
    157157#define RLSBIT                 0x0010
    158 #define IRFS                   0x0200 
    159 #define RFSR                   0x0400 
    160 #define LRFS                   0x1000 
    161 #define LARFS                  0x2000 
    162 #define RCKFE                  0x4000 
     158#define IRFS                   0x0200
     159#define RFSR                   0x0400
     160#define LRFS                   0x1000
     161#define LARFS                  0x2000
     162#define RCKFE                  0x4000
    163163
    164164/* SPORTx_RCR2 Masks */
    165 #define SLEN                   0x001F 
     165#define SLEN                   0x001F
    166166#define RXSE                   0x0100
    167167#define RSFSE                  0x0200
    168 #define RRFST                  0x0400 
     168#define RRFST                  0x0400
    169169
    170170/* SPORTx_STAT Masks */
     
    187187#define MCMEN                  0x00000010
    188188#define FSDR                   0x00000080
    189 #define MFD                    0x0000F000   
     189#define MFD                    0x0000F000
    190190
    191191/* UART Controller          Chapter 13 */
    192 #define UART_THR               0xFFC00400
    193 #define UART_RBR               0xFFC00400
    194 #define UART_DLL               0xFFC00400
    195 #define UART_IER               0xFFC00404
    196 #define UART_DLH               0xFFC00404
    197 #define UART_IIR               0xFFC00408
    198 #define UART_LCR               0xFFC0040C
    199 #define UART_MCR               0xFFC00410
    200 #define UART_LSR               0xFFC00414
    201 
    202 #define UART_SCR               0xFFC0041C
    203 #define UART_GCTL              0xFFC00424
    204 
    205 /*
     192#define UART_THR               0xFFC00400L
     193#define UART_RBR               0xFFC00400L
     194#define UART_DLL               0xFFC00400L
     195#define UART_IER               0xFFC00404L
     196#define UART_DLH               0xFFC00404L
     197#define UART_IIR               0xFFC00408L
     198#define UART_LCR               0xFFC0040CL
     199#define UART_MCR               0xFFC00410L
     200#define UART_LSR               0xFFC00414L
     201#define UART_SCR               0xFFC0041CL
     202#define UART_GCTL              0xFFC00424L
     203
     204/*
    206205 * UART CONTROLLER MASKS
    207206 */
     
    278277
    279278/* General Purpose IO        Chapter 14*/
    280 #define FIO_FLAG_D             0xFFC00700
    281 #define FIO_FLAG_C             0xFFC00704 
    282 #define FIO_FLAG_S             0xFFC00708 
    283 #define FIO_FLAG_T             0xFFC0070C 
    284 #define FIO_MASKA_D            0xFFC00710 
    285 #define FIO_MASKA_C            0xFFC00714 
    286 #define FIO_MASKA_S            0xFFC00718
    287 #define FIO_MASKA_T            0xFFC0071C
    288 #define FIO_MASKB_D            0xFFC00720
    289 #define FIO_MASKB_C            0xFFC00724
    290 #define FIO_MASKB_S            0xFFC00728
    291 #define FIO_MASKB_T            0xFFC0072C
    292 #define FIO_DIR                0xFFC00730
    293 #define FIO_POLAR              0xFFC00734
    294 #define FIO_EDGE               0xFFC00738
    295 #define FIO_BOTH               0xFFC0073C
    296 #define FIO_INEN               0xFFC00740
     279#define FIO_FLAG_D             0xFFC00700L
     280#define FIO_FLAG_C             0xFFC00704L
     281#define FIO_FLAG_S             0xFFC00708L
     282#define FIO_FLAG_T             0xFFC0070CL
     283#define FIO_MASKA_D            0xFFC00710L
     284#define FIO_MASKA_C            0xFFC00714L
     285#define FIO_MASKA_S            0xFFC00718L
     286#define FIO_MASKA_T            0xFFC0071CL
     287#define FIO_MASKB_D            0xFFC00720L
     288#define FIO_MASKB_C            0xFFC00724L
     289#define FIO_MASKB_S            0xFFC00728L
     290#define FIO_MASKB_T            0xFFC0072CL
     291#define FIO_DIR                0xFFC00730L
     292#define FIO_POLAR              0xFFC00734L
     293#define FIO_EDGE               0xFFC00738L
     294#define FIO_BOTH               0xFFC0073CL
     295#define FIO_INEN               0xFFC00740L
    297296
    298297/*  General Purpose IO Masks */
     
    313312#define PF14                   0x4000
    314313#define PF15                   0x8000
    315  
     314
    316315
    317316/* TIMER 0, 1, 2            Chapter 15 */
    318 #define TIMER0_CONFIG          0xFFC00600
    319 #define TIMER0_COUNTER         0xFFC00604
    320 #define TIMER0_PERIOD          0xFFC00608
    321 #define TIMER0_WIDTH           0xFFC0060C
    322 
    323 #define TIMER1_CONFIG          0xFFC00610 
    324 #define TIMER1_COUNTER         0xFFC00614       
    325 #define TIMER1_PERIOD          0xFFC00618         
    326 #define TIMER1_WIDTH           0xFFC0061C         
    327 
    328 #define TIMER2_CONFIG          0xFFC00620 
    329 #define TIMER2_COUNTER         0xFFC00624       
    330 #define TIMER2_PERIOD          0xFFC00628         
    331 #define TIMER2_WIDTH           0xFFC0062C         
    332 
    333 #define TIMER_ENABLE           0xFFC00640
    334 #define TIMER_DISABLE          0xFFC00644
    335 #define TIMER_STATUS           0xFFC00648
     317#define TIMER0_CONFIG          0xFFC00600L
     318#define TIMER0_COUNTER         0xFFC00604L
     319#define TIMER0_PERIOD          0xFFC00608L
     320#define TIMER0_WIDTH           0xFFC0060CL
     321
     322#define TIMER1_CONFIG          0xFFC00610L
     323#define TIMER1_COUNTER         0xFFC00614L
     324#define TIMER1_PERIOD          0xFFC00618L
     325#define TIMER1_WIDTH           0xFFC0061CL
     326
     327#define TIMER2_CONFIG          0xFFC00620L
     328#define TIMER2_COUNTER         0xFFC00624L
     329#define TIMER2_PERIOD          0xFFC00628L
     330#define TIMER2_WIDTH           0xFFC0062CL
     331
     332#define TIMER_ENABLE           0xFFC00640L
     333#define TIMER_DISABLE          0xFFC00644L
     334#define TIMER_STATUS           0xFFC00648L
    336335
    337336/* Real Time Clock          Chapter 16 */
    338 #define RTC_STAT               0xFFC00300
    339 #define RTC_ICTL               0xFFC00304
    340 #define RTC_ISTAT              0xFFC00308
    341 #define RTC_SWCNT              0xFFC0030C
    342 #define RTC_ALARM              0xFFC00310
    343 #define RTC_FAST               0xFFC00314
    344 #define RTC_PREN               0xFFC00314
     337#define RTC_STAT               0xFFC00300L
     338#define RTC_ICTL               0xFFC00304L
     339#define RTC_ISTAT              0xFFC00308L
     340#define RTC_SWCNT              0xFFC0030CL
     341#define RTC_ALARM              0xFFC00310L
     342#define RTC_FAST               0xFFC00314L
     343#define RTC_PREN               0xFFC00314L
    345344
    346345/* RTC_FAST Mask (RTC_PREN Mask) */
     
    348347#define PREN                   0x00000001
    349348
    350 /* Asynchronous Memory Controller EBUI, Chapter 17*/ 
    351 #define EBIU_AMGCTL            0xFFC00A00 
    352 #define EBIU_AMBCTL0           0xFFC00A04
    353 #define EBIU_AMBCTL1           0xFFC00A08
     349/* Asynchronous Memory Controller EBUI, Chapter 17*/
     350#define EBIU_AMGCTL            0xFFC00A00L
     351#define EBIU_AMBCTL0           0xFFC00A04L
     352#define EBIU_AMBCTL1           0xFFC00A08L
    354353
    355354/* SDRAM Controller External Bus Interface Unit */
    356355
    357 #define EBIU_SDGCTL            0xFFC00A10
    358 #define EBIU_SDBCTL            0xFFC00A14
    359 #define EBIU_SDRRC             0xFFC00A18
    360 #define EBIU_SDSTAT            0xFFC00A1C
     356#define EBIU_SDGCTL            0xFFC00A10L
     357#define EBIU_SDBCTL            0xFFC00A14L
     358#define EBIU_SDRRC             0xFFC00A18L
     359#define EBIU_SDSTAT            0xFFC00A1CL
    361360
    362361#ifdef __cplusplus
Note: See TracChangeset for help on using the changeset viewer.