Changeset 9dfd75e in rtems


Ignore:
Timestamp:
Oct 24, 2006, 8:20:36 PM (13 years ago)
Author:
Joel Sherrill <joel.sherrill@…>
Branches:
4.10, 4.11, 4.8, 4.9, master
Children:
1e28c89c
Parents:
984d9491
Message:

2006-10-24 Alain Schaefer <alani@…>

  • Makefile.am, cpu.c, cpu_asm.S, preinstall.am, rtems/score/bfin.h: Clean up rtems/score/bfin.h removing parts that are not needed by RTEMS CPUkit to bfin specific .h files.
  • rtems/bfin/bf533.h, rtems/bfin/bfin.h: New files.
Location:
cpukit/score/cpu/bfin
Files:
2 added
6 edited

Legend:

Unmodified
Added
Removed
  • cpukit/score/cpu/bfin/ChangeLog

    r984d9491 r9dfd75e  
     12006-10-24      Alain Schaefer <alani@easc.ch>
     2
     3        * Makefile.am, cpu.c, cpu_asm.S, preinstall.am, rtems/score/bfin.h:
     4        Clean up rtems/score/bfin.h removing parts that are not needed by
     5        RTEMS CPUkit to bfin specific .h files.
     6        * rtems/bfin/bf533.h, rtems/bfin/bfin.h: New files.
     7
    182006-10-23      Joel Sherrill <joel@OARcorp.com>
    29
  • cpukit/score/cpu/bfin/Makefile.am

    r984d9491 r9dfd75e  
    77include_rtemsdir = $(includedir)/rtems
    88include_rtems_HEADERS = rtems/asm.h
     9
     10include_rtems_bfindir = $(includedir)/rtems/bfin
     11include_rtems_bfin_HEADERS = rtems/bfin/bfin.h rtems/bfin/bf533.h
    912
    1013include_rtems_scoredir = $(includedir)/rtems/score
  • cpukit/score/cpu/bfin/cpu.c

    r984d9491 r9dfd75e  
    1616#include <rtems/score/wkspace.h>
    1717#include <rtems/score/bfin.h>
     18#include <rtems/bfin/bfin.h>
    1819
    1920/*  _CPU_Initialize
  • cpukit/score/cpu/bfin/cpu_asm.S

    r984d9491 r9dfd75e  
    2020#include <rtems/score/cpu_asm.h>
    2121#include <rtems/score/bfin.h>
     22#include <rtems/bfin/bfin.h>
    2223
    2324
  • cpukit/score/cpu/bfin/preinstall.am

    r984d9491 r9dfd75e  
    2323PREINSTALL_FILES += $(PROJECT_INCLUDE)/rtems/asm.h
    2424
     25$(PROJECT_INCLUDE)/rtems/bfin/$(dirstamp):
     26        @$(mkdir_p) $(PROJECT_INCLUDE)/rtems/bfin
     27        @: > $(PROJECT_INCLUDE)/rtems/bfin/$(dirstamp)
     28PREINSTALL_DIRS += $(PROJECT_INCLUDE)/rtems/bfin/$(dirstamp)
     29
     30$(PROJECT_INCLUDE)/rtems/bfin/bfin.h: rtems/bfin/bfin.h $(PROJECT_INCLUDE)/rtems/bfin/$(dirstamp)
     31        $(INSTALL_DATA) $< $(PROJECT_INCLUDE)/rtems/bfin/bfin.h
     32PREINSTALL_FILES += $(PROJECT_INCLUDE)/rtems/bfin/bfin.h
     33
     34$(PROJECT_INCLUDE)/rtems/bfin/bf533.h: rtems/bfin/bf533.h $(PROJECT_INCLUDE)/rtems/bfin/$(dirstamp)
     35        $(INSTALL_DATA) $< $(PROJECT_INCLUDE)/rtems/bfin/bf533.h
     36PREINSTALL_FILES += $(PROJECT_INCLUDE)/rtems/bfin/bf533.h
     37
    2538$(PROJECT_INCLUDE)/rtems/score/$(dirstamp):
    2639        @$(mkdir_p) $(PROJECT_INCLUDE)/rtems/score
  • cpukit/score/cpu/bfin/rtems/score/bfin.h

    r984d9491 r9dfd75e  
    5959#define CPU_NAME "BFIN"
    6060
    61 #define MK_BMSK_( x ) (1<<x)   
    62 
    63 #define LO(con32) ((con32) & 0xFFFF)
    64 #define lo(con32) ((con32) & 0xFFFF)
    65 #define HI(con32) (((con32) >> 16) & 0xFFFF)
    66 #define hi(con32) (((con32) >> 16) & 0xFFFF)
    67 
    68 /* Scratchpad SRAM */
    69  
    70 #define SCRATCH                0xFFB00000
    71 #define SCRATCH_SIZE           0x1000
    72 #define SCRATCH_TOP            0xFFB00ffc
    73 
    74 
    75 
    76 /* System Interrupt Controller Chapter 4*/
    77 #define SIC_RVECT              0xFFC00108
    78 #define SIC_IMASK              0xFFC0010C
    79 #define SIC_IAR0               0xFFC00110
    80 #define SIC_IAR1               0xFFC00114
    81 #define SIC_IAR2               0xFFC00118
    82 #define SIC_ISR                0xFFC00120
    83 #define SIC_IWR                0xFFC00124
    84 
    85 /* Event Vector Table        Chapter 4 */
    86 
    87 #define EVT0                   0xFFE02000 
    88 #define EVT1                   0xFFE02004 
    89 #define EVT2                   0xFFE02008 
    90 #define EVT3                   0xFFE0200C 
    91 #define EVT4                   0xFFE02010 
    92 #define EVT5                   0xFFE02014 
    93 #define EVT6                   0xFFE02018 
    94 #define EVT7                   0xFFE0201C 
    95 #define EVT8                   0xFFE02020 
    96 #define EVT9                   0xFFE02024 
    97 #define EVT10                  0xFFE02028 
    98 #define EVT11                  0xFFE0202C 
    99 #define EVT12                  0xFFE02030 
    100 #define EVT13                  0xFFE02034 
    101 #define EVT14                  0xFFE02038 
    102 #define EVT15                  0xFFE0203C 
    103 #define IMASK                  0xFFE02104 
    104 #define IPEND                  0xFFE02108 
    105 #define ILAT                   0xFFE0210C 
    106 #define IPRIO                  0xFFE02110 
    107 
    108 /* Clock and System Control  Chapter 8 */
    109 #define PLL_CTL                0xFFC00000
    110 #define PLL_DIV                0xFFC00004
    111 #define VR_CTL                 0xFFC00008
    112 #define PLL_STAT               0xFFC0000C
    113 #define PLL_LOCKCNT            0xFFC00010
    114 #define SWRST                  0xFFC00100
    115 #define SYSCR                  0xFFC00104
    116 
    117 /* SPI Controller           Chapter 10 */
    118 #define SPI_CTL                0xFFC00500
    119 #define SPI_FLG                0xFFC00504
    120 #define SPI_STAT               0xFFC00508
    121 #define SPI_TDBR               0xFFC0050C
    122 #define SPI_RDBR               0xFFC00510
    123 #define SPI_BAUD               0xFFC00514
    124 #define SPI_SHADOW             0xFFC00518
    125 
    126 /* SPORT0 Controller */
    127 #define SPORT0_TCR1            0xFFC00800
    128 #define SPORT0_TCR2            0xFFC00804
    129 #define SPORT0_TCLKDIV         0xFFC00808
    130 #define SPORT0_TFSDIV          0xFFC0080C
    131 #define SPORT0_TX              0xFFC00810
    132 #define SPORT0_RX              0xFFC00818
    133 #define SPORT0_RCR1            0xFFC00820
    134 #define SPORT0_RCR2            0xFFC00824
    135 #define SPORT0_RCLKDIV         0xFFC00828
    136 #define SPORT0_RFSDIV          0xFFC0082C
    137 #define SPORT0_STAT            0xFFC00830
    138 #define SPORT0_CHNL            0xFFC00834
    139 #define SPORT0_MCMC1           0xFFC00838
    140 #define SPORT0_MCMC2           0xFFC0083C
    141 #define SPORT0_MTCS0           0xFFC00840
    142 #define SPORT0_MTCS1           0xFFC00844
    143 #define SPORT0_MTCS2           0xFFC00848
    144 #define SPORT0_MTCS3           0xFFC0084C
    145 #define SPORT0_MRCS0           0xFFC00850
    146 #define SPORT0_MRCS1           0xFFC00854
    147 #define SPORT0_MRCS2           0xFFC00858
    148 #define SPORT0_MRCS3           0xFFC0085C
    149 
    150 /* Parallel Peripheral Interface (PPI) Chapter 11 */
    151  
    152 #define PPI_CONTROL            0xFFC01000
    153 #define PPI_STATUS             0xFFC01004
    154 #define PPI_COUNT              0xFFC01008
    155 #define PPI_DELAY              0xFFC0100C
    156 #define PPI_FRAME              0xFFC01010
    157 
    158 /*********  PPI MASKS ***********/         
    159 /*  PPI_CONTROL Masks */       
    160 #define PORT_EN                0x00000001
    161 #define PORT_DIR               0x00000002     
    162 #define XFR_TYPE               0x0000000C
    163 #define PORT_CFG               0x00000030
    164 #define FLD_SEL                0x00000040
    165 #define PACK_EN                0x00000080
    166 #define DMA32                  0x00000100
    167 #define SKIP_EN                0x00000200
    168 #define SKIP_EO                0x00000400
    169 #define DLENGTH                0x00003800
    170 #define DLEN_8                 0x0
    171 #define DLEN(x)                (((x-9) & 0x07) << 11)
    172 #define POL                    0x0000C000     
    173 
    174 /* PPI_STATUS Masks */                                         
    175 #define FLD                    0x00000400 
    176 #define FT_ERR                 0x00000800
    177 #define OVR                    0x00001000
    178 #define UNDR                   0x00002000
    179 #define ERR_DET                0x00004000
    180 #define ERR_NCOR               0x00008000
    181 
    182 /* SPORT1 Controller        Chapter 12 */
    183 #define SPORT1_TCR1            0xFFC00900
    184 #define SPORT1_TCR2            0xFFC00904
    185 #define SPORT1_TCLKDIV         0xFFC00908
    186 #define SPORT1_TFSDIV          0xFFC0090C
    187 #define SPORT1_TX              0xFFC00910
    188 #define SPORT1_RX              0xFFC00918
    189 #define SPORT1_RCR1            0xFFC00920
    190 #define SPORT1_RCR2            0xFFC00924
    191 #define SPORT1_RCLKDIV         0xFFC00928
    192 #define SPORT1_RFSDIV          0xFFC0092C
    193 #define SPORT1_STAT            0xFFC00930
    194 #define SPORT1_CHNL            0xFFC00934
    195 #define SPORT1_MCMC1           0xFFC00938
    196 #define SPORT1_MCMC2           0xFFC0093C
    197 #define SPORT1_MTCS0           0xFFC00940
    198 #define SPORT1_MTCS1           0xFFC00944
    199 #define SPORT1_MTCS2           0xFFC00948
    200 #define SPORT1_MTCS3           0xFFC0094C
    201 #define SPORT1_MRCS0           0xFFC00950
    202 #define SPORT1_MRCS1           0xFFC00954
    203 #define SPORT1_MRCS2           0xFFC00958
    204 #define SPORT1_MRCS3           0xFFC0095C
    205 
    206 /* SPORTx_TCR1 Masks */
    207 #define TSPEN                  0x0001
    208 #define ITCLK                  0x0002   
    209 #define TDTYPE                 0x000C 
    210 #define TLSBIT                 0x0010 
    211 #define ITFS                   0x0200   
    212 #define TFSR                   0x0400   
    213 #define DITFS                  0x0800   
    214 #define LTFS                   0x1000   
    215 #define LATFS                  0x2000   
    216 #define TCKFE                  0x4000   
    217 
    218 /* SPORTx_TCR2 Masks */
    219 #define SLEN                   0x001F
    220 #define TXSE                   0x0100
    221 #define TSFSE                  0x0200
    222 #define TRFST                  0x0400
    223 
    224 /* SPORTx_RCR1 Masks */
    225 #define RSPEN                  0x0001
    226 #define IRCLK                  0x0002
    227 #define RDTYPE                 0x000C
    228 #define RULAW                  0x0008
    229 #define RALAW                  0x000C
    230 #define RLSBIT                 0x0010
    231 #define IRFS                   0x0200
    232 #define RFSR                   0x0400
    233 #define LRFS                   0x1000
    234 #define LARFS                  0x2000
    235 #define RCKFE                  0x4000
    236 
    237 /* SPORTx_RCR2 Masks */
    238 #define SLEN                   0x001F
    239 #define RXSE                   0x0100
    240 #define RSFSE                  0x0200
    241 #define RRFST                  0x0400
    242 
    243 /* SPORTx_STAT Masks */
    244 #define RXNE                   0x0001
    245 #define RUVF                   0x0002
    246 #define ROVF                   0x0004
    247 #define TXF                    0x0008
    248 #define TUVF                   0x0010
    249 #define TOVF                   0x0020
    250 #define TXHRE                  0x0040
    251 
    252 /* SPORTx_MCMC1 Masks */
    253 #define WSIZE                  0x0000F000
    254 #define WOFF                   0x000003FF
    255 
    256 /* SPORTx_MCMC2 Masks */
    257 #define MCCRM                  0x00000003
    258 #define MCDTXPE                0x00000004
    259 #define MCDRXPE                0x00000008
    260 #define MCMEN                  0x00000010
    261 #define FSDR                   0x00000080
    262 #define MFD                    0x0000F000   
    263 
    264 /* UART Controller          Chapter 13 */
    265 #define UART_THR               0xFFC00400
    266 #define UART_RBR               0xFFC00400
    267 #define UART_DLL               0xFFC00400
    268 #define UART_IER               0xFFC00404
    269 #define UART_DLH               0xFFC00404
    270 #define UART_IIR               0xFFC00408
    271 #define UART_LCR               0xFFC0040C
    272 #define UART_MCR               0xFFC00410
    273 #define UART_LSR               0xFFC00414
    274 
    275 #define UART_SCR               0xFFC0041C
    276 #define UART_GCTL              0xFFC00424
    277 
    278 /*
    279  * UART CONTROLLER MASKS
    280  */
    281 
    282 /* UART_LCR */
    283 #define DLAB                   0x80
    284 #define SB                     0x40
    285 #define STP                    0x20
    286 #define EPS                    0x10
    287 #define PEN                    0x08
    288 #define STB                    0x04
    289 #define WLS(x)                 ((x-5) & 0x03)
    290 
    291 #define DLAB_P                 0x07
    292 #define SB_P                   0x06
    293 #define STP_P                  0x05
    294 #define EPS_P                  0x04
    295 #define PEN_P                  0x03
    296 #define STB_P                  0x02
    297 #define WLS_P1                 0x01
    298 #define WLS_P0                 0x00
    299 
    300 /* UART_MCR */
    301 #define LOOP_ENA               0x10
    302 #define LOOP_ENA_P             0x04
    303 
    304 /* UART_LSR */
    305 #define TEMT                   0x40
    306 #define THRE                   0x20
    307 #define BI                     0x10
    308 #define FE                     0x08
    309 #define PE                     0x04
    310 #define OE                     0x02
    311 #define DR                     0x01
    312 
    313 #define TEMP_P                 0x06
    314 #define THRE_P                 0x05
    315 #define BI_P                   0x04
    316 #define FE_P                   0x03
    317 #define PE_P                   0x02
    318 #define OE_P                   0x01
    319 #define DR_P                   0x00
    320 
    321 /* UART_IER */
    322 #define ELSI                   0x04
    323 #define ETBEI                  0x02
    324 #define ERBFI                  0x01
    325 
    326 #define ELSI_P                 0x02
    327 #define ETBEI_P                0x01
    328 #define ERBFI_P                0x00
    329 
    330 /* UART_IIR */
    331 #define STATUS(x)              ((x << 1) & 0x06)
    332 #define NINT                   0x01
    333 #define STATUS_P1              0x02
    334 #define STATUS_P0              0x01
    335 #define NINT_P                 0x00
    336 
    337 /* UART_GCTL */
    338 #define FFE                    0x20
    339 #define FPE                    0x10
    340 #define RPOLC                  0x08
    341 #define TPOLC                  0x04
    342 #define IREN                   0x02
    343 #define UCEN                   0x01
    344 
    345 #define FFE_P                  0x05
    346 #define FPE_P                  0x04
    347 #define RPOLC_P                0x03
    348 #define TPOLC_P                0x02
    349 #define IREN_P                 0x01
    350 #define UCEN_P                 0x00
    351 
    352 /* General Purpose IO        Chapter 14*/
    353 #define FIO_FLAG_D             0xFFC00700
    354 #define FIO_FLAG_C             0xFFC00704 
    355 #define FIO_FLAG_S             0xFFC00708 
    356 #define FIO_FLAG_T             0xFFC0070C 
    357 #define FIO_MASKA_D            0xFFC00710 
    358 #define FIO_MASKA_C            0xFFC00714 
    359 #define FIO_MASKA_S            0xFFC00718
    360 #define FIO_MASKA_T            0xFFC0071C
    361 #define FIO_MASKB_D            0xFFC00720
    362 #define FIO_MASKB_C            0xFFC00724
    363 #define FIO_MASKB_S            0xFFC00728
    364 #define FIO_MASKB_T            0xFFC0072C
    365 #define FIO_DIR                0xFFC00730
    366 #define FIO_POLAR              0xFFC00734
    367 #define FIO_EDGE               0xFFC00738
    368 #define FIO_BOTH               0xFFC0073C
    369 #define FIO_INEN               0xFFC00740
    370 
    371 /*  General Purpose IO Masks */
    372 #define PF0                    0x0001
    373 #define PF1                    0x0002
    374 #define PF2                    0x0004
    375 #define PF3                    0x0008
    376 #define PF4                    0x0010
    377 #define PF5                    0x0020
    378 #define PF6                    0x0040
    379 #define PF7                    0x0080
    380 #define PF8                    0x0100
    381 #define PF9                    0x0200
    382 #define PF10                   0x0400
    383 #define PF11                   0x0800
    384 #define PF12                   0x1000
    385 #define PF13                   0x2000
    386 #define PF14                   0x4000
    387 #define PF15                   0x8000
    388  
    389 
    390 /* TIMER 0, 1, 2            Chapter 15 */
    391 #define TIMER0_CONFIG          0xFFC00600
    392 #define TIMER0_COUNTER         0xFFC00604
    393 #define TIMER0_PERIOD          0xFFC00608
    394 #define TIMER0_WIDTH           0xFFC0060C
    395 
    396 #define TIMER1_CONFIG          0xFFC00610 
    397 #define TIMER1_COUNTER         0xFFC00614       
    398 #define TIMER1_PERIOD          0xFFC00618         
    399 #define TIMER1_WIDTH           0xFFC0061C         
    400 
    401 #define TIMER2_CONFIG          0xFFC00620 
    402 #define TIMER2_COUNTER         0xFFC00624       
    403 #define TIMER2_PERIOD          0xFFC00628         
    404 #define TIMER2_WIDTH           0xFFC0062C         
    405 
    406 #define TIMER_ENABLE           0xFFC00640
    407 #define TIMER_DISABLE          0xFFC00644
    408 #define TIMER_STATUS           0xFFC00648
    409  
    410 /* Core Timer               Chapter 15 */
    411 #define TCNTL                  0xFFE03000
    412 #define TPERIOD                0xFFE03004
    413 #define TSCALE                 0xFFE03008
    414 #define TCOUNT                 0xFFE0300C
    415 
    416 /* Masks for Timer Control */
    417 #define TMPWR                  0x00000001 
    418 #define TMREN                  0x00000002 
    419 #define TAUTORLD               0x00000004 
    420 #define TINT                   0x00000008
    421 
    422 /* Event Bit Positions */
    423 #define EVT_IVTMR_P            0x00000006
    424 #define EVT_IVTMR              MK_BMSK_(EVT_IVTMR_P ) 
    425 
    426 /* Real Time Clock          Chapter 16 */
    427 #define RTC_STAT               0xFFC00300
    428 #define RTC_ICTL               0xFFC00304
    429 #define RTC_ISTAT              0xFFC00308
    430 #define RTC_SWCNT              0xFFC0030C
    431 #define RTC_ALARM              0xFFC00310
    432 #define RTC_FAST               0xFFC00314
    433 #define RTC_PREN               0xFFC00314
    434 
    435 /* RTC_FAST Mask (RTC_PREN Mask) */
    436 #define ENABLE_PRESCALE        0x00000001
    437 #define PREN                   0x00000001
    438 
    439 /* Asynchronous Memory Controller EBUI, Chapter 17*/
    440 #define EBIU_AMGCTL            0xFFC00A00 
    441 #define EBIU_AMBCTL0           0xFFC00A04
    442 #define EBIU_AMBCTL1           0xFFC00A08
    443 
    444 /* SDRAM Controller External Bus Interface Unit */
    445 
    446 #define EBIU_SDGCTL            0xFFC00A10
    447 #define EBIU_SDBCTL            0xFFC00A14
    448 #define EBIU_SDRRC             0xFFC00A18
    449 #define EBIU_SDSTAT            0xFFC00A1C
    450 
    451 
    45261#ifdef __cplusplus
    45362}
Note: See TracChangeset for help on using the changeset viewer.