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Jan 31, 2004, 11:25:43 AM (18 years ago)
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Ralf Corsepius <ralf.corsepius@…>
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4.10, 4.11, 4.8, 4.9, 5, master
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d58c0ff
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2004-01-31 Ralf Corsepius <corsepiu@…>

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c/src/lib/libbsp/mips/genmongoosev
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    rd58c0ff r4107509  
     12004-01-31      Ralf Corsepius <corsepiu@faw.uni-ulm.de>
     2
     3        * start/start.S: Replace #-ASM-style comments with C-/**/ comments.
     4        * start/reg.S: Remove //-comments
     5
    162004-01-28      Ralf Corsepius <corsepiu@faw.uni-ulm.de>
    27
  • c/src/lib/libbsp/mips/genmongoosev/start/regs.S

    rd58c0ff r4107509  
    8282
    8383/* defined differently for Mongoose5- we don't use these anymore */
    84 //#define SR_KX     0x00000080  /* Kernel extended addressing enabled */
    85 //#define SR_SX     0x00000040  /* Supervisor extended addressing enabled */
    86 //#define SR_UX     0x00000020  /* User extended addressing enabled */
     84#if UNUSED
     85#define SR_KX     0x00000080  /* Kernel extended addressing enabled */
     86#define SR_SX     0x00000040  /* Supervisor extended addressing enabled */
     87#define SR_UX     0x00000020  /* User extended addressing enabled */
     88#endif
    8789
    8890/* R3000 */
  • c/src/lib/libbsp/mips/genmongoosev/start/start.S

    rd58c0ff r4107509  
    558558_cpuinit:
    559559
    560    #
    561    # BIU/Cache config register setup
    562    #
    563    # RES    = 0: 31 -> 18 : Reserved
    564    # RES    = 1: 17       : Reserved must be set to 1 (Synova Manual)
    565    # RES    = 0: 16       : Reserved must be set to 0 (Synova Manual)
    566    # BGNT   = 0: 15       : Disable Bus Grant (set to 0)
    567    # NOPAD  = 1: 14       : No padding of waitstates between transactions
    568    # RDPRI  = 1: 13       : Loads have priority over stores
    569    # INTP   = 1: 12       : Interrupts are active high
    570    # IS1    = 1: 11       : Enable I-Cache
    571    # IS0    = 0: 10       : Hardwired to zero
    572    # IBLKSZ =10:  9 ->  8 : I-Cache refill size = 8 words
    573    # DS     = 1:  7       : Enable D-Cache
    574    # RES    = 0:  6       : Hardwared to zero
    575    # DBLKSZ =10:  5 ->  4 : D-Cache refill block size 8 words
    576    # RAM    = 0:  3       : No Scratchpad RAM
    577    # TAG    = 0:  2       : Disable tag test
    578    # INV    = 0:  1       : Disable invalidate mode
    579    # LOCK   = 0:  0       : Disable cache lock
    580    #
    581    # 0x00027AA0 caches on
    582    # 0x00027220 caches off
    583    #
     560   /*
     561   ** BIU/Cache config register setup
     562   **
     563   ** RES    = 0: 31 -> 18 : Reserved
     564   ** RES    = 1: 17       : Reserved must be set to 1 (Synova Manual)
     565   ** RES    = 0: 16       : Reserved must be set to 0 (Synova Manual)
     566   ** BGNT   = 0: 15       : Disable Bus Grant (set to 0)
     567   ** NOPAD  = 1: 14       : No padding of waitstates between transactions
     568   ** RDPRI  = 1: 13       : Loads have priority over stores
     569   ** INTP   = 1: 12       : Interrupts are active high
     570   ** IS1    = 1: 11       : Enable I-Cache
     571   ** IS0    = 0: 10       : Hardwired to zero
     572   ** IBLKSZ =10:  9 ->  8 : I-Cache refill size = 8 words
     573   ** DS     = 1:  7       : Enable D-Cache
     574   ** RES    = 0:  6       : Hardwared to zero
     575   ** DBLKSZ =10:  5 ->  4 : D-Cache refill block size 8 words
     576   ** RAM    = 0:  3       : No Scratchpad RAM
     577   ** TAG    = 0:  2       : Disable tag test
     578   ** INV    = 0:  1       : Disable invalidate mode
     579   ** LOCK   = 0:  0       : Disable cache lock
     580   **
     581   ** 0x00027AA0 caches on
     582   ** 0x00027220 caches off
     583   */
    584584   li  t0,0x00027aa0
    585585   sw  t0,M_BIU
    586586
    587    #
    588    # Refresh register setup
    589    #
    590    # set 94 clock cycles at 12Mhz
    591    #
     587   /*
     588   ** Refresh register setup
     589   **
     590   ** set 94 clock cycles at 12Mhz
     591   */
    592592   li  t1,M_RTIC
    593593   li  t0,0x5E
    594594   sw  t0,(t1)
    595595
    596    #
    597    # DRAM register setup
    598    #
    599    #
    600    # RESERVED=0: 31 -> 29 : Reserved
    601    # SYNC  = 0 : 27       : No Syncronous DRAM
    602    # SCFG  = 0 : 26       : No Syncronous DRAM
    603    # DMARDY =1 : 25       : Internal DRDY for DMA
    604    # DMABLK =0 : 24 -> 22 : 2 word blk size for DMA transfers
    605    # DPTH = 0  : 21 -> 20 : No interleaved or syncronous memory
    606    # RDYW = 0  : 19       : No interleaved or syncronous memory
    607    # PGSZ = 110: 18 -> 16 : Page size = 1K
    608    # PGMW = 0  : 15       : Disable page mode write
    609    # RFWE = 0  : 14 -> 13 : Allow BIU to do non-DRAM work during refresh
    610    # RFEN = 1  : 12       : Enable Refresh generator
    611    # RDYEN = 1 : 11       : Internal DRDY
    612    # BFD =   1 : 10       : Block fetch disable
    613    # PE =    0 : 9        : No parity checking
    614    # RPC =   0 : 8 -> 7   : RAS Precharge = 2 SYSCLK cycles
    615    # RCD =   1 : 6 -> 5   : RAS-to-CAS delay = 3 cycles
    616    # CS  =   0 : 4        : CAS shortened by 1/2 cycle
    617    # CL  =   1 : 3 -> 1   : 2.5 cycle CAS pulse width
    618    # DCE =   1 : 0        : Enable DRAM controller
     596   /*
     597   ** DRAM register setup
     598   **
     599   **
     600   ** RESERVED=0: 31 -> 29 : Reserved
     601   ** SYNC  = 0 : 27       : No Syncronous DRAM
     602   ** SCFG  = 0 : 26       : No Syncronous DRAM
     603   ** DMARDY =1 : 25       : Internal DRDY for DMA
     604   ** DMABLK =0 : 24 -> 22 : 2 word blk size for DMA transfers
     605   ** DPTH = 0  : 21 -> 20 : No interleaved or syncronous memory
     606   ** RDYW = 0  : 19       : No interleaved or syncronous memory
     607   ** PGSZ = 110: 18 -> 16 : Page size = 1K
     608   ** PGMW = 0  : 15       : Disable page mode write
     609   ** RFWE = 0  : 14 -> 13 : Allow BIU to do non-DRAM work during refresh
     610   ** RFEN = 1  : 12       : Enable Refresh generator
     611   ** RDYEN = 1 : 11       : Internal DRDY
     612   ** BFD =   1 : 10       : Block fetch disable
     613   ** PE =    0 : 9        : No parity checking
     614   ** RPC =   0 : 8 -> 7   : RAS Precharge = 2 SYSCLK cycles
     615   ** RCD =   1 : 6 -> 5   : RAS-to-CAS delay = 3 cycles
     616   ** CS  =   0 : 4        : CAS shortened by 1/2 cycle
     617   ** CL  =   1 : 3 -> 1   : 2.5 cycle CAS pulse width
     618   ** DCE =   1 : 0        : Enable DRAM controller
     619   */
    619620   li  s0,0x02061C23
    620621   sw  s0,M_DRAM
    621622
    622    #
    623    # SRAM setup
    624    # Dont Care about this, we are not using SRAM
    625    # Power on default of 0x0 is ok
    626    #
     623   /*
     624   ** SRAM setup
     625   ** Dont Care about this, we are not using SRAM
     626   ** Power on default of 0x0 is ok
     627   */
    627628   li  t0,0
    628629   sw  t0,M_SRAM
    629630
    630    #
    631    # SPEC0 setup
    632    #
    633    # SPEC0 contains the BCRT registers, BCRT Shared RAM and EEPROM
    634    # This area is configured to use an external waitstate generator
    635    # and Data Ready signal.
    636    # Also, I see no need to cache this data. It could confuse the
    637    # BCRT.
    638    #
    639    # - 9/29/99 - APC - set NOSNOOP to 1 and EXTGNT to 1
    640    #  Bit 23 = 1 : EXTGNT External data ready = 1
    641    #  Bit 19 = 1 : NOSNOOP No Snoop = 1
     631   /*
     632   ** SPEC0 setup
     633   **
     634   ** SPEC0 contains the BCRT registers, BCRT Shared RAM and EEPROM
     635   ** This area is configured to use an external waitstate generator
     636   ** and Data Ready signal.
     637   ** Also, I see no need to cache this data. It could confuse the
     638   ** BCRT.
     639   **
     640   ** - 9/29/99 - APC - set NOSNOOP to 1 and EXTGNT to 1
     641   **  Bit 23 = 1 : EXTGNT External data ready = 1
     642   **  Bit 19 = 1 : NOSNOOP No Snoop = 1
     643   */
    642644   li  t0,0x00880000         # use external waitstates
    643645   sw  t0,M_SPEC0
    644646
    645    #
    646    # SPEC1 setup
    647    #
    648    # This is where most of the SDB I/O is.
    649    #
    650    #  Important fields:
    651    #
    652    #  Bit 19 =1 : NOSNOOP = 1
    653    #  Bit 6 = 1 : Enable DAWG
    654    #  Bit 5 -> 0  = 1 : 1 Wait state
    655    #
     647   /*
     648   ** SPEC1 setup
     649   **
     650   ** This is where most of the SDB I/O is.
     651   **
     652   **  Important fields:
     653   **
     654   **  Bit 19 =1 : NOSNOOP = 1
     655   **  Bit 6 = 1 : Enable DAWG
     656   **  Bit 5 -> 0  = 1 : 1 Wait state
     657   */
    656658   li  t0,0x00880000      /* Bit23 EXTGNT set to 1, Bit19 NOSNOOP set to 1 */
    657659   sw  t0,M_SPEC1
    658660
    659    #
    660    # SPEC2 setup
    661    #
    662    # SPEC2 is not currently used on the SDB.
    663    # Bit 19 = 1 : NOSNOOP = 1
    664    #
    665    #li t0, 0x00080000
    666    #sw t0,M_SPEC2
    667    #
     661   /*
     662   ** SPEC2 setup
     663   **
     664   ** SPEC2 is not currently used on the SDB.
     665   ** Bit 19 = 1 : NOSNOOP = 1
     666   **
     667   **li t0, 0x00080000
     668   **sw t0,M_SPEC2
     669   */
    668670   li  t0, 0x0
    669671   sw  t0,M_SPEC2
    670672
    671673
    672    #
    673    # SPEC3 Setup
    674    # SPEC3 will be used for the SONIC ethernet controller.
    675    # Use the same # of waitstates that the turborocket board uses.
    676    # Bit 19 = 1 : NOSNOOP = 1
    677    #
    678    #li t0, (SPC_CACHED | SPC_WAITENA | (16<<SPC_WAITSHFT))
    679    #sw t0,M_SPEC3
    680    #
     674   /*
     675   ** SPEC3 Setup
     676   ** SPEC3 will be used for the SONIC ethernet controller.
     677   ** Use the same ** of waitstates that the turborocket board uses.
     678   ** Bit 19 = 1 : NOSNOOP = 1
     679   **
     680   **li t0, (SPC_CACHED | SPC_WAITENA | (16<<SPC_WAITSHFT))
     681   **sw t0,M_SPEC3
     682   */
    681683   li  t0, 0x0
    682684   sw  t0,M_SPEC3
    683685
    684    #
    685    # Finally, delay to allow RAM to stabilize
    686    #
     686   /*
     687   ** Finally, delay to allow RAM to stabilize
     688   */
    687689   li  t0,2000
    6886901: subu    t0,1
     
    690692   nop
    691693
    692    #
    693    # Init Mongoose V registers.
    694    #
     694   /*
     695   ** Init Mongoose V registers.
     696   */
    695697
    696698   /*
     
    871873
    8728741:
    873      # Assume I cache is already enabled in BIU/Cache setup
    874      # Get contents of M_BIU register and save in t1
     875     /*
     876     ** Assume I cache is already enabled in BIU/Cache setup
     877     ** Get contents of M_BIU register and save in t1
     878     */
    875879     li        t0, M_BIU
    876880     lw        t1, 0(t0)
    877881
    878      # Isolate I cache
     882     /*
     883     ** Isolate I cache
     884     */
    879885     mfc0      t3, C0_SR        /* Read Status Register */
    880886     nop
     
    883889     nop
    884890
    885      # Setup for cache flush
     891     /*
     892     ** Setup for cache flush
     893     */
    886894     li        t8, 0            /* Store zero */
    887895     li        t9, LR33300_IC_SIZE
     
    894902
    895903
    896      # De-isolate I cache
     904     /*
     905     ** De-isolate I cache
     906     */
    897907     mtc0      t3, C0_SR        /* Load unchanged t3 to Status Register */
    898908     nop
     
    914924DcacheFlush:
    915925
    916      # isolate icache
     926     /*
     927     ** isolate icache
     928     */
    917929     mfc0      t3,C0_SR
    918930     nop
     
    921933     nop
    922934
    923      # Setup up for cache flush
     935     /*
     936     ** Setup up for cache flush
     937     */
    924938     li        t8, 0
    925939     li        t9, LR33300_DC_SIZE
     
    931945     nop
    932946
    933      # De-isolate cache
     947     /*
     948     ** De-isolate cache
     949     */
    934950     mtc0      t3, C0_SR
    935951     nop
Note: See TracChangeset for help on using the changeset viewer.