Changeset 09fa828 in umon


Ignore:
Timestamp:
Jun 20, 2015, 2:57:51 AM (4 years ago)
Author:
Jarielle Catbagan <jcatbagan93@…>
Branches:
master
Children:
3f3cc2b
Parents:
38e5eef
git-author:
Jarielle Catbagan <jcatbagan93@…> (06/20/15 02:57:51)
git-committer:
Ed Sutter <edsutterjr@…> (06/27/15 12:42:47)
Message:

Removed csb740 OMAP3530 setup in rom_reset.S in BBB port

File:
1 edited

Legend:

Unmodified
Added
Removed
  • ports/beagleboneblack/rom_reset.S

    r38e5eef r09fa828  
    9696//      bl cache_init
    9797
    98 //----------------------------------------------------------
    99 // Start of Cogent Setup for CSB740 OMAP3530
    100 //----------------------------------------------------------
    101 
    102 init_pbias:
    103         ldr r2, =0x00000000                     // set bias for sdio1
    104         ldr r1, =0x48002520
    105         str r2, [r1]
    106 
    107         bl      delay_200
    108 
    109         ldr r2, =0x00000606                     // set bias for sdio1
    110         ldr r1, =0x48002520
    111         str r2, [r1]
    112 
    113         bl      delay_200
    114 init_clocks:
    115         ldr r2, =0x00000037                     // Enable DPLL1 in lock mode
    116         ldr r1, =0x48004904
    117         str r2, [r1]
    118 
    119         bl      delay_200
    120 
    121         ldr r2, =0x000A7115                     // Set DPLL1 (MPU) M = 625, (N +1)= 21 + 1, MPU_CLK = ~545MHz
    122         ldr r1, =0x48004940
    123         str r2, [r1]
    124 
    125         bl      delay_200
    126 
    127         ldr r2, =0x099F1700                     // Set DPLL3 (CORE) M = 415, (N +1)= 23 + 1, CORE_CLK = ~332MHz
    128         ldr r1, =0x48004D40
    129         str r2, [r1]
    130 
    131         bl      delay_200
    132 
    133         //ldr r2, =0x00000080                   // Enable SYS_CLKOUT2 for debug purposes
    134         //ldr r1, =0x48004D70
    135         //str r2, [r1]
    136 
    137         //bl    delay_200
    138 
    139         ldr r2, =0x43fffe00                     // Turn on all available module clocks
    140         ldr r1, =0x48004a00
    141         str r2, [r1]
    142 
    143         bl      delay_200
    144 
    145         ldr r2, =0x7ffffedb                     // Turn on all available peripheral clocks
    146         ldr r1, =0x48004a10
    147         str r2, [r1]
    148 
    149         bl      delay_200
    150 
    151         ldr r2, =0x00006000                     // enable auto clock for UART1 and UART2
    152         ldr r1, =0x48004a30
    153         str r2, [r1]
    154 
    155         bl      delay_200
    156        
    157         ldr r2, =0x00000028                     // enable WDT2 and GPIO 1 functional clock
    158         ldr r1, =0x48004c00
    159         str r2, [r1]
    160 
    161         bl      delay_200
    162        
    163         ldr r2, =0x0000002c                     // enable WDT2, GPIO 1 interface and 32Ksync (for Linux) clock
    164         ldr r1, =0x48004c10
    165         str r2, [r1]
    166 
    167         bl      delay_200
    168        
    169         ldr r2, =0x0003E000                     // enable GPIO 2-6 functional clocks
    170         ldr r1, =0x48005000
    171         str r2, [r1]
    172 
    173         bl      delay_200
    174        
    175         ldr r2, =0x0003E000                     // enable GPIO 2-6 interface clocks
    176         ldr r1, =0x48005010
    177         str r2, [r1]
    178 
    179         bl      delay_200
    180        
    181         ldr r2, =0x00000003                     // enable DSS1_ALWON_FCLK
    182         ldr r1, =0x48004e00
    183         str r2, [r1]
    184 
    185         bl      delay_200
    186        
    187         ldr r2, =0x00000001                     // enable DSS interface clock
    188         ldr r1, =0x48004e10
    189         str r2, [r1]
    190 
    191         bl      delay_200
    192        
    193         ldr r2, =0x0000100A                     // Set CLKSEL_DSS1 to divide by 1
    194         ldr r1, =0x48004e40
    195         str r2, [r1]
    196 
    197         bl      delay_200
    198        
    199 init_ddr:
    200     ldr r2, =0x0000001A                 // reset DDR
    201     ldr r1, =0x6D000010
    202     str r2, [r1]
    203 
    204     ldr r1, =0x6D000014                 // SDRC_SYSSTATUS
    205 wait_reset:
    206     ldr r2, [r1]
    207     tst r2, #1                          // test RESETDONE
    208     beq wait_reset
    209 
    210     ldr r2, =0x00000018                 // release DDR reset
    211     ldr r1, =0x6D000010
    212     str r2, [r1]
    213 
    214         bl      delay_200
    215 
    216     ldr r2, =0x00000100                 // 32-bit SDRAM on data lane [31:0] - CS0
    217     ldr r1, =0x6D000044
    218     str r2, [r1]
    219 
    220         bl      delay_200
    221 
    222     ldr r2, =0x02584099                 // SDRC_MCFG0 register
    223     ldr r1, =0x6D000080
    224     str r2, [r1]
    225 
    226         bl      delay_200
    227 
    228     ldr r2, =0x00054601                 // SDRC_RFR_CTRL0 register
    229     ldr r1, =0x6D0000a4
    230     str r2, [r1]
    231 
    232         bl      delay_200
    233 
    234     ldr r2, =0xA29DB4C6                 // SDRC_ACTIM_CTRLA0 register
    235     ldr r1, =0x6D00009c
    236     str r2, [r1]
    237 
    238         bl      delay_200
    239 
    240     ldr r2, =0x00012214                 // SDRC_ACTIM_CTRLB0 register
    241     ldr r1, =0x6D0000A0
    242     str r2, [r1]
    243 
    244         bl      delay_200
    245 
    246     ldr r2, =0x00000081                 // Disble Power Down of CKE due to 1 CKE on combo part
    247     ldr r1, =0x6D000070
    248     str r2, [r1]
    249 
    250         bl      delay_200
    251 
    252     ldr r2, =0x00000000                 // NOP command
    253     ldr r1, =0x6D0000A8
    254     str r2, [r1]
    255 
    256         bl      delay_200
    257 
    258     ldr r2, =0x00000001                 // Precharge command 
    259     ldr r1, =0x6D0000A8
    260     str r2, [r1]
    261 
    262         bl      delay_200
    263 
    264     ldr r2, =0x00000002                 // Auto-refresh command 
    265     ldr r1, =0x6D0000A8
    266     str r2, [r1]
    267 
    268         bl      delay_200
    269 
    270     ldr r2, =0x00000002                 // Auto-refresh command 
    271     ldr r1, =0x6D0000A8
    272     str r2, [r1]
    273 
    274         bl      delay_200
    275 
    276     ldr r2, =0x00000032                 // SDRC MR0 register Burst length=4 
    277     ldr r1, =0x6D000084
    278     str r2, [r1]
    279 
    280         bl      delay_200
    281 
    282     ldr r2, =0x0000000A                 // SDRC DLLA control register 
    283     ldr r1, =0x6D000060
    284     str r2, [r1]
    285 
    286         bl      delay_200
    287 
    28898/********************************************************************/
    28999
Note: See TracChangeset for help on using the changeset viewer.