source: rtems/c/src/lib/libbsp/arm/stm32f7x/hal/CMSIS/Include/core_sc300.h @ c20847a5

5
Last change on this file since c20847a5 was c20847a5, checked in by Isaac Gutekunst <isaac.gutekunst@…>, on 09/16/15 at 13:16:02

Add STM32F7 HAL Files

These files originated as:

+ STC32CubeF7 V1.1.0 from ​http://www.st.com/web/en/catalog/tools/PF261909
  • Property mode set to 100644
File size: 98.7 KB
Line 
1/**************************************************************************//**
2 * @file     core_sc300.h
3 * @brief    CMSIS SC300 Core Peripheral Access Layer Header File
4 * @version  V4.10
5 * @date     18. March 2015
6 *
7 * @note
8 *
9 ******************************************************************************/
10/* Copyright (c) 2009 - 2015 ARM LIMITED
11
12   All rights reserved.
13   Redistribution and use in source and binary forms, with or without
14   modification, are permitted provided that the following conditions are met:
15   - Redistributions of source code must retain the above copyright
16     notice, this list of conditions and the following disclaimer.
17   - Redistributions in binary form must reproduce the above copyright
18     notice, this list of conditions and the following disclaimer in the
19     documentation and/or other materials provided with the distribution.
20   - Neither the name of ARM nor the names of its contributors may be used
21     to endorse or promote products derived from this software without
22     specific prior written permission.
23   *
24   THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS"
25   AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
26   IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
27   ARE DISCLAIMED. IN NO EVENT SHALL COPYRIGHT HOLDERS AND CONTRIBUTORS BE
28   LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
29   CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
30   SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
31   INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
32   CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
33   ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE
34   POSSIBILITY OF SUCH DAMAGE.
35   ---------------------------------------------------------------------------*/
36
37
38#if defined ( __ICCARM__ )
39 #pragma system_include  /* treat file as system include file for MISRA check */
40#endif
41
42#ifndef __CORE_SC300_H_GENERIC
43#define __CORE_SC300_H_GENERIC
44
45#ifdef __cplusplus
46 extern "C" {
47#endif
48
49/** \page CMSIS_MISRA_Exceptions  MISRA-C:2004 Compliance Exceptions
50  CMSIS violates the following MISRA-C:2004 rules:
51
52   \li Required Rule 8.5, object/function definition in header file.<br>
53     Function definitions in header files are used to allow 'inlining'.
54
55   \li Required Rule 18.4, declaration of union type or object of union type: '{...}'.<br>
56     Unions are used for effective representation of core registers.
57
58   \li Advisory Rule 19.7, Function-like macro defined.<br>
59     Function-like macros are used to allow more efficient code.
60 */
61
62
63/*******************************************************************************
64 *                 CMSIS definitions
65 ******************************************************************************/
66/** \ingroup SC3000
67  @{
68 */
69
70/*  CMSIS SC300 definitions */
71#define __SC300_CMSIS_VERSION_MAIN  (0x04)                                   /*!< [31:16] CMSIS HAL main version */
72#define __SC300_CMSIS_VERSION_SUB   (0x00)                                   /*!< [15:0]  CMSIS HAL sub version  */
73#define __SC300_CMSIS_VERSION       ((__SC300_CMSIS_VERSION_MAIN << 16) | \
74                                      __SC300_CMSIS_VERSION_SUB          )   /*!< CMSIS HAL version number       */
75
76#define __CORTEX_SC                 (300)                                     /*!< Cortex secure core             */
77
78
79#if   defined ( __CC_ARM )
80  #define __ASM            __asm                                      /*!< asm keyword for ARM Compiler          */
81  #define __INLINE         __inline                                   /*!< inline keyword for ARM Compiler       */
82  #define __STATIC_INLINE  static __inline
83
84#elif defined ( __GNUC__ )
85  #define __ASM            __asm                                      /*!< asm keyword for GNU Compiler          */
86  #define __INLINE         inline                                     /*!< inline keyword for GNU Compiler       */
87  #define __STATIC_INLINE  static inline
88
89#elif defined ( __ICCARM__ )
90  #define __ASM            __asm                                      /*!< asm keyword for IAR Compiler          */
91  #define __INLINE         inline                                     /*!< inline keyword for IAR Compiler. Only available in High optimization mode! */
92  #define __STATIC_INLINE  static inline
93
94#elif defined ( __TMS470__ )
95  #define __ASM            __asm                                      /*!< asm keyword for TI CCS Compiler       */
96  #define __STATIC_INLINE  static inline
97
98#elif defined ( __TASKING__ )
99  #define __ASM            __asm                                      /*!< asm keyword for TASKING Compiler      */
100  #define __INLINE         inline                                     /*!< inline keyword for TASKING Compiler   */
101  #define __STATIC_INLINE  static inline
102
103#elif defined ( __CSMC__ )
104  #define __packed
105  #define __ASM            _asm                                      /*!< asm keyword for COSMIC Compiler      */
106  #define __INLINE         inline                                    /*use -pc99 on compile line !< inline keyword for COSMIC Compiler   */
107  #define __STATIC_INLINE  static inline
108
109#endif
110
111/** __FPU_USED indicates whether an FPU is used or not.
112    This core does not support an FPU at all
113*/
114#define __FPU_USED       0
115
116#if defined ( __CC_ARM )
117  #if defined __TARGET_FPU_VFP
118    #warning "Compiler generates FPU instructions for a device without an FPU (check __FPU_PRESENT)"
119  #endif
120
121#elif defined ( __GNUC__ )
122  #if defined (__VFP_FP__) && !defined(__SOFTFP__)
123    #warning "Compiler generates FPU instructions for a device without an FPU (check __FPU_PRESENT)"
124  #endif
125
126#elif defined ( __ICCARM__ )
127  #if defined __ARMVFP__
128    #warning "Compiler generates FPU instructions for a device without an FPU (check __FPU_PRESENT)"
129  #endif
130
131#elif defined ( __TMS470__ )
132  #if defined __TI__VFP_SUPPORT____
133    #warning "Compiler generates FPU instructions for a device without an FPU (check __FPU_PRESENT)"
134  #endif
135
136#elif defined ( __TASKING__ )
137  #if defined __FPU_VFP__
138    #error "Compiler generates FPU instructions for a device without an FPU (check __FPU_PRESENT)"
139  #endif
140
141#elif defined ( __CSMC__ )              /* Cosmic */
142  #if ( __CSMC__ & 0x400)               // FPU present for parser
143    #error "Compiler generates FPU instructions for a device without an FPU (check __FPU_PRESENT)"
144  #endif
145#endif
146
147#include <stdint.h>                      /* standard types definitions                      */
148#include <core_cmInstr.h>                /* Core Instruction Access                         */
149#include <core_cmFunc.h>                 /* Core Function Access                            */
150
151#ifdef __cplusplus
152}
153#endif
154
155#endif /* __CORE_SC300_H_GENERIC */
156
157#ifndef __CMSIS_GENERIC
158
159#ifndef __CORE_SC300_H_DEPENDANT
160#define __CORE_SC300_H_DEPENDANT
161
162#ifdef __cplusplus
163 extern "C" {
164#endif
165
166/* check device defines and use defaults */
167#if defined __CHECK_DEVICE_DEFINES
168  #ifndef __SC300_REV
169    #define __SC300_REV               0x0000
170    #warning "__SC300_REV not defined in device header file; using default!"
171  #endif
172
173  #ifndef __MPU_PRESENT
174    #define __MPU_PRESENT             0
175    #warning "__MPU_PRESENT not defined in device header file; using default!"
176  #endif
177
178  #ifndef __NVIC_PRIO_BITS
179    #define __NVIC_PRIO_BITS          4
180    #warning "__NVIC_PRIO_BITS not defined in device header file; using default!"
181  #endif
182
183  #ifndef __Vendor_SysTickConfig
184    #define __Vendor_SysTickConfig    0
185    #warning "__Vendor_SysTickConfig not defined in device header file; using default!"
186  #endif
187#endif
188
189/* IO definitions (access restrictions to peripheral registers) */
190/**
191    \defgroup CMSIS_glob_defs CMSIS Global Defines
192
193    <strong>IO Type Qualifiers</strong> are used
194    \li to specify the access to peripheral variables.
195    \li for automatic generation of peripheral register debug information.
196*/
197#ifdef __cplusplus
198  #define   __I     volatile             /*!< Defines 'read only' permissions                 */
199#else
200  #define   __I     volatile const       /*!< Defines 'read only' permissions                 */
201#endif
202#define     __O     volatile             /*!< Defines 'write only' permissions                */
203#define     __IO    volatile             /*!< Defines 'read / write' permissions              */
204
205/*@} end of group SC300 */
206
207
208
209/*******************************************************************************
210 *                 Register Abstraction
211  Core Register contain:
212  - Core Register
213  - Core NVIC Register
214  - Core SCB Register
215  - Core SysTick Register
216  - Core Debug Register
217  - Core MPU Register
218 ******************************************************************************/
219/** \defgroup CMSIS_core_register Defines and Type Definitions
220    \brief Type definitions and defines for Cortex-M processor based devices.
221*/
222
223/** \ingroup    CMSIS_core_register
224    \defgroup   CMSIS_CORE  Status and Control Registers
225    \brief  Core Register type definitions.
226  @{
227 */
228
229/** \brief  Union type to access the Application Program Status Register (APSR).
230 */
231typedef union
232{
233  struct
234  {
235    uint32_t _reserved0:27;              /*!< bit:  0..26  Reserved                           */
236    uint32_t Q:1;                        /*!< bit:     27  Saturation condition flag          */
237    uint32_t V:1;                        /*!< bit:     28  Overflow condition code flag       */
238    uint32_t C:1;                        /*!< bit:     29  Carry condition code flag          */
239    uint32_t Z:1;                        /*!< bit:     30  Zero condition code flag           */
240    uint32_t N:1;                        /*!< bit:     31  Negative condition code flag       */
241  } b;                                   /*!< Structure used for bit  access                  */
242  uint32_t w;                            /*!< Type      used for word access                  */
243} APSR_Type;
244
245/* APSR Register Definitions */
246#define APSR_N_Pos                         31                                             /*!< APSR: N Position */
247#define APSR_N_Msk                         (1UL << APSR_N_Pos)                            /*!< APSR: N Mask */
248
249#define APSR_Z_Pos                         30                                             /*!< APSR: Z Position */
250#define APSR_Z_Msk                         (1UL << APSR_Z_Pos)                            /*!< APSR: Z Mask */
251
252#define APSR_C_Pos                         29                                             /*!< APSR: C Position */
253#define APSR_C_Msk                         (1UL << APSR_C_Pos)                            /*!< APSR: C Mask */
254
255#define APSR_V_Pos                         28                                             /*!< APSR: V Position */
256#define APSR_V_Msk                         (1UL << APSR_V_Pos)                            /*!< APSR: V Mask */
257
258#define APSR_Q_Pos                         27                                             /*!< APSR: Q Position */
259#define APSR_Q_Msk                         (1UL << APSR_Q_Pos)                            /*!< APSR: Q Mask */
260
261
262/** \brief  Union type to access the Interrupt Program Status Register (IPSR).
263 */
264typedef union
265{
266  struct
267  {
268    uint32_t ISR:9;                      /*!< bit:  0.. 8  Exception number                   */
269    uint32_t _reserved0:23;              /*!< bit:  9..31  Reserved                           */
270  } b;                                   /*!< Structure used for bit  access                  */
271  uint32_t w;                            /*!< Type      used for word access                  */
272} IPSR_Type;
273
274/* IPSR Register Definitions */
275#define IPSR_ISR_Pos                        0                                             /*!< IPSR: ISR Position */
276#define IPSR_ISR_Msk                       (0x1FFUL /*<< IPSR_ISR_Pos*/)                  /*!< IPSR: ISR Mask */
277
278
279/** \brief  Union type to access the Special-Purpose Program Status Registers (xPSR).
280 */
281typedef union
282{
283  struct
284  {
285    uint32_t ISR:9;                      /*!< bit:  0.. 8  Exception number                   */
286    uint32_t _reserved0:15;              /*!< bit:  9..23  Reserved                           */
287    uint32_t T:1;                        /*!< bit:     24  Thumb bit        (read 0)          */
288    uint32_t IT:2;                       /*!< bit: 25..26  saved IT state   (read 0)          */
289    uint32_t Q:1;                        /*!< bit:     27  Saturation condition flag          */
290    uint32_t V:1;                        /*!< bit:     28  Overflow condition code flag       */
291    uint32_t C:1;                        /*!< bit:     29  Carry condition code flag          */
292    uint32_t Z:1;                        /*!< bit:     30  Zero condition code flag           */
293    uint32_t N:1;                        /*!< bit:     31  Negative condition code flag       */
294  } b;                                   /*!< Structure used for bit  access                  */
295  uint32_t w;                            /*!< Type      used for word access                  */
296} xPSR_Type;
297
298/* xPSR Register Definitions */
299#define xPSR_N_Pos                         31                                             /*!< xPSR: N Position */
300#define xPSR_N_Msk                         (1UL << xPSR_N_Pos)                            /*!< xPSR: N Mask */
301
302#define xPSR_Z_Pos                         30                                             /*!< xPSR: Z Position */
303#define xPSR_Z_Msk                         (1UL << xPSR_Z_Pos)                            /*!< xPSR: Z Mask */
304
305#define xPSR_C_Pos                         29                                             /*!< xPSR: C Position */
306#define xPSR_C_Msk                         (1UL << xPSR_C_Pos)                            /*!< xPSR: C Mask */
307
308#define xPSR_V_Pos                         28                                             /*!< xPSR: V Position */
309#define xPSR_V_Msk                         (1UL << xPSR_V_Pos)                            /*!< xPSR: V Mask */
310
311#define xPSR_Q_Pos                         27                                             /*!< xPSR: Q Position */
312#define xPSR_Q_Msk                         (1UL << xPSR_Q_Pos)                            /*!< xPSR: Q Mask */
313
314#define xPSR_IT_Pos                        25                                             /*!< xPSR: IT Position */
315#define xPSR_IT_Msk                        (3UL << xPSR_IT_Pos)                           /*!< xPSR: IT Mask */
316
317#define xPSR_T_Pos                         24                                             /*!< xPSR: T Position */
318#define xPSR_T_Msk                         (1UL << xPSR_T_Pos)                            /*!< xPSR: T Mask */
319
320#define xPSR_ISR_Pos                        0                                             /*!< xPSR: ISR Position */
321#define xPSR_ISR_Msk                       (0x1FFUL /*<< xPSR_ISR_Pos*/)                  /*!< xPSR: ISR Mask */
322
323
324/** \brief  Union type to access the Control Registers (CONTROL).
325 */
326typedef union
327{
328  struct
329  {
330    uint32_t nPRIV:1;                    /*!< bit:      0  Execution privilege in Thread mode */
331    uint32_t SPSEL:1;                    /*!< bit:      1  Stack to be used                   */
332    uint32_t _reserved1:30;              /*!< bit:  2..31  Reserved                           */
333  } b;                                   /*!< Structure used for bit  access                  */
334  uint32_t w;                            /*!< Type      used for word access                  */
335} CONTROL_Type;
336
337/* CONTROL Register Definitions */
338#define CONTROL_SPSEL_Pos                   1                                             /*!< CONTROL: SPSEL Position */
339#define CONTROL_SPSEL_Msk                  (1UL << CONTROL_SPSEL_Pos)                     /*!< CONTROL: SPSEL Mask */
340
341#define CONTROL_nPRIV_Pos                   0                                             /*!< CONTROL: nPRIV Position */
342#define CONTROL_nPRIV_Msk                  (1UL /*<< CONTROL_nPRIV_Pos*/)                 /*!< CONTROL: nPRIV Mask */
343
344/*@} end of group CMSIS_CORE */
345
346
347/** \ingroup    CMSIS_core_register
348    \defgroup   CMSIS_NVIC  Nested Vectored Interrupt Controller (NVIC)
349    \brief      Type definitions for the NVIC Registers
350  @{
351 */
352
353/** \brief  Structure type to access the Nested Vectored Interrupt Controller (NVIC).
354 */
355typedef struct
356{
357  __IO uint32_t ISER[8];                 /*!< Offset: 0x000 (R/W)  Interrupt Set Enable Register           */
358       uint32_t RESERVED0[24];
359  __IO uint32_t ICER[8];                 /*!< Offset: 0x080 (R/W)  Interrupt Clear Enable Register         */
360       uint32_t RSERVED1[24];
361  __IO uint32_t ISPR[8];                 /*!< Offset: 0x100 (R/W)  Interrupt Set Pending Register          */
362       uint32_t RESERVED2[24];
363  __IO uint32_t ICPR[8];                 /*!< Offset: 0x180 (R/W)  Interrupt Clear Pending Register        */
364       uint32_t RESERVED3[24];
365  __IO uint32_t IABR[8];                 /*!< Offset: 0x200 (R/W)  Interrupt Active bit Register           */
366       uint32_t RESERVED4[56];
367  __IO uint8_t  IP[240];                 /*!< Offset: 0x300 (R/W)  Interrupt Priority Register (8Bit wide) */
368       uint32_t RESERVED5[644];
369  __O  uint32_t STIR;                    /*!< Offset: 0xE00 ( /W)  Software Trigger Interrupt Register     */
370}  NVIC_Type;
371
372/* Software Triggered Interrupt Register Definitions */
373#define NVIC_STIR_INTID_Pos                 0                                          /*!< STIR: INTLINESNUM Position */
374#define NVIC_STIR_INTID_Msk                (0x1FFUL /*<< NVIC_STIR_INTID_Pos*/)        /*!< STIR: INTLINESNUM Mask */
375
376/*@} end of group CMSIS_NVIC */
377
378
379/** \ingroup  CMSIS_core_register
380    \defgroup CMSIS_SCB     System Control Block (SCB)
381    \brief      Type definitions for the System Control Block Registers
382  @{
383 */
384
385/** \brief  Structure type to access the System Control Block (SCB).
386 */
387typedef struct
388{
389  __I  uint32_t CPUID;                   /*!< Offset: 0x000 (R/ )  CPUID Base Register                                   */
390  __IO uint32_t ICSR;                    /*!< Offset: 0x004 (R/W)  Interrupt Control and State Register                  */
391  __IO uint32_t VTOR;                    /*!< Offset: 0x008 (R/W)  Vector Table Offset Register                          */
392  __IO uint32_t AIRCR;                   /*!< Offset: 0x00C (R/W)  Application Interrupt and Reset Control Register      */
393  __IO uint32_t SCR;                     /*!< Offset: 0x010 (R/W)  System Control Register                               */
394  __IO uint32_t CCR;                     /*!< Offset: 0x014 (R/W)  Configuration Control Register                        */
395  __IO uint8_t  SHP[12];                 /*!< Offset: 0x018 (R/W)  System Handlers Priority Registers (4-7, 8-11, 12-15) */
396  __IO uint32_t SHCSR;                   /*!< Offset: 0x024 (R/W)  System Handler Control and State Register             */
397  __IO uint32_t CFSR;                    /*!< Offset: 0x028 (R/W)  Configurable Fault Status Register                    */
398  __IO uint32_t HFSR;                    /*!< Offset: 0x02C (R/W)  HardFault Status Register                             */
399  __IO uint32_t DFSR;                    /*!< Offset: 0x030 (R/W)  Debug Fault Status Register                           */
400  __IO uint32_t MMFAR;                   /*!< Offset: 0x034 (R/W)  MemManage Fault Address Register                      */
401  __IO uint32_t BFAR;                    /*!< Offset: 0x038 (R/W)  BusFault Address Register                             */
402  __IO uint32_t AFSR;                    /*!< Offset: 0x03C (R/W)  Auxiliary Fault Status Register                       */
403  __I  uint32_t PFR[2];                  /*!< Offset: 0x040 (R/ )  Processor Feature Register                            */
404  __I  uint32_t DFR;                     /*!< Offset: 0x048 (R/ )  Debug Feature Register                                */
405  __I  uint32_t ADR;                     /*!< Offset: 0x04C (R/ )  Auxiliary Feature Register                            */
406  __I  uint32_t MMFR[4];                 /*!< Offset: 0x050 (R/ )  Memory Model Feature Register                         */
407  __I  uint32_t ISAR[5];                 /*!< Offset: 0x060 (R/ )  Instruction Set Attributes Register                   */
408       uint32_t RESERVED0[5];
409  __IO uint32_t CPACR;                   /*!< Offset: 0x088 (R/W)  Coprocessor Access Control Register                   */
410       uint32_t RESERVED1[129];
411  __IO uint32_t SFCR;                    /*!< Offset: 0x290 (R/W)  Security Features Control Register                    */
412} SCB_Type;
413
414/* SCB CPUID Register Definitions */
415#define SCB_CPUID_IMPLEMENTER_Pos          24                                             /*!< SCB CPUID: IMPLEMENTER Position */
416#define SCB_CPUID_IMPLEMENTER_Msk          (0xFFUL << SCB_CPUID_IMPLEMENTER_Pos)          /*!< SCB CPUID: IMPLEMENTER Mask */
417
418#define SCB_CPUID_VARIANT_Pos              20                                             /*!< SCB CPUID: VARIANT Position */
419#define SCB_CPUID_VARIANT_Msk              (0xFUL << SCB_CPUID_VARIANT_Pos)               /*!< SCB CPUID: VARIANT Mask */
420
421#define SCB_CPUID_ARCHITECTURE_Pos         16                                             /*!< SCB CPUID: ARCHITECTURE Position */
422#define SCB_CPUID_ARCHITECTURE_Msk         (0xFUL << SCB_CPUID_ARCHITECTURE_Pos)          /*!< SCB CPUID: ARCHITECTURE Mask */
423
424#define SCB_CPUID_PARTNO_Pos                4                                             /*!< SCB CPUID: PARTNO Position */
425#define SCB_CPUID_PARTNO_Msk               (0xFFFUL << SCB_CPUID_PARTNO_Pos)              /*!< SCB CPUID: PARTNO Mask */
426
427#define SCB_CPUID_REVISION_Pos              0                                             /*!< SCB CPUID: REVISION Position */
428#define SCB_CPUID_REVISION_Msk             (0xFUL /*<< SCB_CPUID_REVISION_Pos*/)          /*!< SCB CPUID: REVISION Mask */
429
430/* SCB Interrupt Control State Register Definitions */
431#define SCB_ICSR_NMIPENDSET_Pos            31                                             /*!< SCB ICSR: NMIPENDSET Position */
432#define SCB_ICSR_NMIPENDSET_Msk            (1UL << SCB_ICSR_NMIPENDSET_Pos)               /*!< SCB ICSR: NMIPENDSET Mask */
433
434#define SCB_ICSR_PENDSVSET_Pos             28                                             /*!< SCB ICSR: PENDSVSET Position */
435#define SCB_ICSR_PENDSVSET_Msk             (1UL << SCB_ICSR_PENDSVSET_Pos)                /*!< SCB ICSR: PENDSVSET Mask */
436
437#define SCB_ICSR_PENDSVCLR_Pos             27                                             /*!< SCB ICSR: PENDSVCLR Position */
438#define SCB_ICSR_PENDSVCLR_Msk             (1UL << SCB_ICSR_PENDSVCLR_Pos)                /*!< SCB ICSR: PENDSVCLR Mask */
439
440#define SCB_ICSR_PENDSTSET_Pos             26                                             /*!< SCB ICSR: PENDSTSET Position */
441#define SCB_ICSR_PENDSTSET_Msk             (1UL << SCB_ICSR_PENDSTSET_Pos)                /*!< SCB ICSR: PENDSTSET Mask */
442
443#define SCB_ICSR_PENDSTCLR_Pos             25                                             /*!< SCB ICSR: PENDSTCLR Position */
444#define SCB_ICSR_PENDSTCLR_Msk             (1UL << SCB_ICSR_PENDSTCLR_Pos)                /*!< SCB ICSR: PENDSTCLR Mask */
445
446#define SCB_ICSR_ISRPREEMPT_Pos            23                                             /*!< SCB ICSR: ISRPREEMPT Position */
447#define SCB_ICSR_ISRPREEMPT_Msk            (1UL << SCB_ICSR_ISRPREEMPT_Pos)               /*!< SCB ICSR: ISRPREEMPT Mask */
448
449#define SCB_ICSR_ISRPENDING_Pos            22                                             /*!< SCB ICSR: ISRPENDING Position */
450#define SCB_ICSR_ISRPENDING_Msk            (1UL << SCB_ICSR_ISRPENDING_Pos)               /*!< SCB ICSR: ISRPENDING Mask */
451
452#define SCB_ICSR_VECTPENDING_Pos           12                                             /*!< SCB ICSR: VECTPENDING Position */
453#define SCB_ICSR_VECTPENDING_Msk           (0x1FFUL << SCB_ICSR_VECTPENDING_Pos)          /*!< SCB ICSR: VECTPENDING Mask */
454
455#define SCB_ICSR_RETTOBASE_Pos             11                                             /*!< SCB ICSR: RETTOBASE Position */
456#define SCB_ICSR_RETTOBASE_Msk             (1UL << SCB_ICSR_RETTOBASE_Pos)                /*!< SCB ICSR: RETTOBASE Mask */
457
458#define SCB_ICSR_VECTACTIVE_Pos             0                                             /*!< SCB ICSR: VECTACTIVE Position */
459#define SCB_ICSR_VECTACTIVE_Msk            (0x1FFUL /*<< SCB_ICSR_VECTACTIVE_Pos*/)       /*!< SCB ICSR: VECTACTIVE Mask */
460
461/* SCB Vector Table Offset Register Definitions */
462#define SCB_VTOR_TBLBASE_Pos               29                                             /*!< SCB VTOR: TBLBASE Position */
463#define SCB_VTOR_TBLBASE_Msk               (1UL << SCB_VTOR_TBLBASE_Pos)                  /*!< SCB VTOR: TBLBASE Mask */
464
465#define SCB_VTOR_TBLOFF_Pos                 7                                             /*!< SCB VTOR: TBLOFF Position */
466#define SCB_VTOR_TBLOFF_Msk                (0x3FFFFFUL << SCB_VTOR_TBLOFF_Pos)            /*!< SCB VTOR: TBLOFF Mask */
467
468/* SCB Application Interrupt and Reset Control Register Definitions */
469#define SCB_AIRCR_VECTKEY_Pos              16                                             /*!< SCB AIRCR: VECTKEY Position */
470#define SCB_AIRCR_VECTKEY_Msk              (0xFFFFUL << SCB_AIRCR_VECTKEY_Pos)            /*!< SCB AIRCR: VECTKEY Mask */
471
472#define SCB_AIRCR_VECTKEYSTAT_Pos          16                                             /*!< SCB AIRCR: VECTKEYSTAT Position */
473#define SCB_AIRCR_VECTKEYSTAT_Msk          (0xFFFFUL << SCB_AIRCR_VECTKEYSTAT_Pos)        /*!< SCB AIRCR: VECTKEYSTAT Mask */
474
475#define SCB_AIRCR_ENDIANESS_Pos            15                                             /*!< SCB AIRCR: ENDIANESS Position */
476#define SCB_AIRCR_ENDIANESS_Msk            (1UL << SCB_AIRCR_ENDIANESS_Pos)               /*!< SCB AIRCR: ENDIANESS Mask */
477
478#define SCB_AIRCR_PRIGROUP_Pos              8                                             /*!< SCB AIRCR: PRIGROUP Position */
479#define SCB_AIRCR_PRIGROUP_Msk             (7UL << SCB_AIRCR_PRIGROUP_Pos)                /*!< SCB AIRCR: PRIGROUP Mask */
480
481#define SCB_AIRCR_SYSRESETREQ_Pos           2                                             /*!< SCB AIRCR: SYSRESETREQ Position */
482#define SCB_AIRCR_SYSRESETREQ_Msk          (1UL << SCB_AIRCR_SYSRESETREQ_Pos)             /*!< SCB AIRCR: SYSRESETREQ Mask */
483
484#define SCB_AIRCR_VECTCLRACTIVE_Pos         1                                             /*!< SCB AIRCR: VECTCLRACTIVE Position */
485#define SCB_AIRCR_VECTCLRACTIVE_Msk        (1UL << SCB_AIRCR_VECTCLRACTIVE_Pos)           /*!< SCB AIRCR: VECTCLRACTIVE Mask */
486
487#define SCB_AIRCR_VECTRESET_Pos             0                                             /*!< SCB AIRCR: VECTRESET Position */
488#define SCB_AIRCR_VECTRESET_Msk            (1UL /*<< SCB_AIRCR_VECTRESET_Pos*/)           /*!< SCB AIRCR: VECTRESET Mask */
489
490/* SCB System Control Register Definitions */
491#define SCB_SCR_SEVONPEND_Pos               4                                             /*!< SCB SCR: SEVONPEND Position */
492#define SCB_SCR_SEVONPEND_Msk              (1UL << SCB_SCR_SEVONPEND_Pos)                 /*!< SCB SCR: SEVONPEND Mask */
493
494#define SCB_SCR_SLEEPDEEP_Pos               2                                             /*!< SCB SCR: SLEEPDEEP Position */
495#define SCB_SCR_SLEEPDEEP_Msk              (1UL << SCB_SCR_SLEEPDEEP_Pos)                 /*!< SCB SCR: SLEEPDEEP Mask */
496
497#define SCB_SCR_SLEEPONEXIT_Pos             1                                             /*!< SCB SCR: SLEEPONEXIT Position */
498#define SCB_SCR_SLEEPONEXIT_Msk            (1UL << SCB_SCR_SLEEPONEXIT_Pos)               /*!< SCB SCR: SLEEPONEXIT Mask */
499
500/* SCB Configuration Control Register Definitions */
501#define SCB_CCR_STKALIGN_Pos                9                                             /*!< SCB CCR: STKALIGN Position */
502#define SCB_CCR_STKALIGN_Msk               (1UL << SCB_CCR_STKALIGN_Pos)                  /*!< SCB CCR: STKALIGN Mask */
503
504#define SCB_CCR_BFHFNMIGN_Pos               8                                             /*!< SCB CCR: BFHFNMIGN Position */
505#define SCB_CCR_BFHFNMIGN_Msk              (1UL << SCB_CCR_BFHFNMIGN_Pos)                 /*!< SCB CCR: BFHFNMIGN Mask */
506
507#define SCB_CCR_DIV_0_TRP_Pos               4                                             /*!< SCB CCR: DIV_0_TRP Position */
508#define SCB_CCR_DIV_0_TRP_Msk              (1UL << SCB_CCR_DIV_0_TRP_Pos)                 /*!< SCB CCR: DIV_0_TRP Mask */
509
510#define SCB_CCR_UNALIGN_TRP_Pos             3                                             /*!< SCB CCR: UNALIGN_TRP Position */
511#define SCB_CCR_UNALIGN_TRP_Msk            (1UL << SCB_CCR_UNALIGN_TRP_Pos)               /*!< SCB CCR: UNALIGN_TRP Mask */
512
513#define SCB_CCR_USERSETMPEND_Pos            1                                             /*!< SCB CCR: USERSETMPEND Position */
514#define SCB_CCR_USERSETMPEND_Msk           (1UL << SCB_CCR_USERSETMPEND_Pos)              /*!< SCB CCR: USERSETMPEND Mask */
515
516#define SCB_CCR_NONBASETHRDENA_Pos          0                                             /*!< SCB CCR: NONBASETHRDENA Position */
517#define SCB_CCR_NONBASETHRDENA_Msk         (1UL /*<< SCB_CCR_NONBASETHRDENA_Pos*/)        /*!< SCB CCR: NONBASETHRDENA Mask */
518
519/* SCB System Handler Control and State Register Definitions */
520#define SCB_SHCSR_USGFAULTENA_Pos          18                                             /*!< SCB SHCSR: USGFAULTENA Position */
521#define SCB_SHCSR_USGFAULTENA_Msk          (1UL << SCB_SHCSR_USGFAULTENA_Pos)             /*!< SCB SHCSR: USGFAULTENA Mask */
522
523#define SCB_SHCSR_BUSFAULTENA_Pos          17                                             /*!< SCB SHCSR: BUSFAULTENA Position */
524#define SCB_SHCSR_BUSFAULTENA_Msk          (1UL << SCB_SHCSR_BUSFAULTENA_Pos)             /*!< SCB SHCSR: BUSFAULTENA Mask */
525
526#define SCB_SHCSR_MEMFAULTENA_Pos          16                                             /*!< SCB SHCSR: MEMFAULTENA Position */
527#define SCB_SHCSR_MEMFAULTENA_Msk          (1UL << SCB_SHCSR_MEMFAULTENA_Pos)             /*!< SCB SHCSR: MEMFAULTENA Mask */
528
529#define SCB_SHCSR_SVCALLPENDED_Pos         15                                             /*!< SCB SHCSR: SVCALLPENDED Position */
530#define SCB_SHCSR_SVCALLPENDED_Msk         (1UL << SCB_SHCSR_SVCALLPENDED_Pos)            /*!< SCB SHCSR: SVCALLPENDED Mask */
531
532#define SCB_SHCSR_BUSFAULTPENDED_Pos       14                                             /*!< SCB SHCSR: BUSFAULTPENDED Position */
533#define SCB_SHCSR_BUSFAULTPENDED_Msk       (1UL << SCB_SHCSR_BUSFAULTPENDED_Pos)          /*!< SCB SHCSR: BUSFAULTPENDED Mask */
534
535#define SCB_SHCSR_MEMFAULTPENDED_Pos       13                                             /*!< SCB SHCSR: MEMFAULTPENDED Position */
536#define SCB_SHCSR_MEMFAULTPENDED_Msk       (1UL << SCB_SHCSR_MEMFAULTPENDED_Pos)          /*!< SCB SHCSR: MEMFAULTPENDED Mask */
537
538#define SCB_SHCSR_USGFAULTPENDED_Pos       12                                             /*!< SCB SHCSR: USGFAULTPENDED Position */
539#define SCB_SHCSR_USGFAULTPENDED_Msk       (1UL << SCB_SHCSR_USGFAULTPENDED_Pos)          /*!< SCB SHCSR: USGFAULTPENDED Mask */
540
541#define SCB_SHCSR_SYSTICKACT_Pos           11                                             /*!< SCB SHCSR: SYSTICKACT Position */
542#define SCB_SHCSR_SYSTICKACT_Msk           (1UL << SCB_SHCSR_SYSTICKACT_Pos)              /*!< SCB SHCSR: SYSTICKACT Mask */
543
544#define SCB_SHCSR_PENDSVACT_Pos            10                                             /*!< SCB SHCSR: PENDSVACT Position */
545#define SCB_SHCSR_PENDSVACT_Msk            (1UL << SCB_SHCSR_PENDSVACT_Pos)               /*!< SCB SHCSR: PENDSVACT Mask */
546
547#define SCB_SHCSR_MONITORACT_Pos            8                                             /*!< SCB SHCSR: MONITORACT Position */
548#define SCB_SHCSR_MONITORACT_Msk           (1UL << SCB_SHCSR_MONITORACT_Pos)              /*!< SCB SHCSR: MONITORACT Mask */
549
550#define SCB_SHCSR_SVCALLACT_Pos             7                                             /*!< SCB SHCSR: SVCALLACT Position */
551#define SCB_SHCSR_SVCALLACT_Msk            (1UL << SCB_SHCSR_SVCALLACT_Pos)               /*!< SCB SHCSR: SVCALLACT Mask */
552
553#define SCB_SHCSR_USGFAULTACT_Pos           3                                             /*!< SCB SHCSR: USGFAULTACT Position */
554#define SCB_SHCSR_USGFAULTACT_Msk          (1UL << SCB_SHCSR_USGFAULTACT_Pos)             /*!< SCB SHCSR: USGFAULTACT Mask */
555
556#define SCB_SHCSR_BUSFAULTACT_Pos           1                                             /*!< SCB SHCSR: BUSFAULTACT Position */
557#define SCB_SHCSR_BUSFAULTACT_Msk          (1UL << SCB_SHCSR_BUSFAULTACT_Pos)             /*!< SCB SHCSR: BUSFAULTACT Mask */
558
559#define SCB_SHCSR_MEMFAULTACT_Pos           0                                             /*!< SCB SHCSR: MEMFAULTACT Position */
560#define SCB_SHCSR_MEMFAULTACT_Msk          (1UL /*<< SCB_SHCSR_MEMFAULTACT_Pos*/)         /*!< SCB SHCSR: MEMFAULTACT Mask */
561
562/* SCB Configurable Fault Status Registers Definitions */
563#define SCB_CFSR_USGFAULTSR_Pos            16                                             /*!< SCB CFSR: Usage Fault Status Register Position */
564#define SCB_CFSR_USGFAULTSR_Msk            (0xFFFFUL << SCB_CFSR_USGFAULTSR_Pos)          /*!< SCB CFSR: Usage Fault Status Register Mask */
565
566#define SCB_CFSR_BUSFAULTSR_Pos             8                                             /*!< SCB CFSR: Bus Fault Status Register Position */
567#define SCB_CFSR_BUSFAULTSR_Msk            (0xFFUL << SCB_CFSR_BUSFAULTSR_Pos)            /*!< SCB CFSR: Bus Fault Status Register Mask */
568
569#define SCB_CFSR_MEMFAULTSR_Pos             0                                             /*!< SCB CFSR: Memory Manage Fault Status Register Position */
570#define SCB_CFSR_MEMFAULTSR_Msk            (0xFFUL /*<< SCB_CFSR_MEMFAULTSR_Pos*/)        /*!< SCB CFSR: Memory Manage Fault Status Register Mask */
571
572/* SCB Hard Fault Status Registers Definitions */
573#define SCB_HFSR_DEBUGEVT_Pos              31                                             /*!< SCB HFSR: DEBUGEVT Position */
574#define SCB_HFSR_DEBUGEVT_Msk              (1UL << SCB_HFSR_DEBUGEVT_Pos)                 /*!< SCB HFSR: DEBUGEVT Mask */
575
576#define SCB_HFSR_FORCED_Pos                30                                             /*!< SCB HFSR: FORCED Position */
577#define SCB_HFSR_FORCED_Msk                (1UL << SCB_HFSR_FORCED_Pos)                   /*!< SCB HFSR: FORCED Mask */
578
579#define SCB_HFSR_VECTTBL_Pos                1                                             /*!< SCB HFSR: VECTTBL Position */
580#define SCB_HFSR_VECTTBL_Msk               (1UL << SCB_HFSR_VECTTBL_Pos)                  /*!< SCB HFSR: VECTTBL Mask */
581
582/* SCB Debug Fault Status Register Definitions */
583#define SCB_DFSR_EXTERNAL_Pos               4                                             /*!< SCB DFSR: EXTERNAL Position */
584#define SCB_DFSR_EXTERNAL_Msk              (1UL << SCB_DFSR_EXTERNAL_Pos)                 /*!< SCB DFSR: EXTERNAL Mask */
585
586#define SCB_DFSR_VCATCH_Pos                 3                                             /*!< SCB DFSR: VCATCH Position */
587#define SCB_DFSR_VCATCH_Msk                (1UL << SCB_DFSR_VCATCH_Pos)                   /*!< SCB DFSR: VCATCH Mask */
588
589#define SCB_DFSR_DWTTRAP_Pos                2                                             /*!< SCB DFSR: DWTTRAP Position */
590#define SCB_DFSR_DWTTRAP_Msk               (1UL << SCB_DFSR_DWTTRAP_Pos)                  /*!< SCB DFSR: DWTTRAP Mask */
591
592#define SCB_DFSR_BKPT_Pos                   1                                             /*!< SCB DFSR: BKPT Position */
593#define SCB_DFSR_BKPT_Msk                  (1UL << SCB_DFSR_BKPT_Pos)                     /*!< SCB DFSR: BKPT Mask */
594
595#define SCB_DFSR_HALTED_Pos                 0                                             /*!< SCB DFSR: HALTED Position */
596#define SCB_DFSR_HALTED_Msk                (1UL /*<< SCB_DFSR_HALTED_Pos*/)               /*!< SCB DFSR: HALTED Mask */
597
598/*@} end of group CMSIS_SCB */
599
600
601/** \ingroup  CMSIS_core_register
602    \defgroup CMSIS_SCnSCB System Controls not in SCB (SCnSCB)
603    \brief      Type definitions for the System Control and ID Register not in the SCB
604  @{
605 */
606
607/** \brief  Structure type to access the System Control and ID Register not in the SCB.
608 */
609typedef struct
610{
611       uint32_t RESERVED0[1];
612  __I  uint32_t ICTR;                    /*!< Offset: 0x004 (R/ )  Interrupt Controller Type Register      */
613       uint32_t RESERVED1[1];
614} SCnSCB_Type;
615
616/* Interrupt Controller Type Register Definitions */
617#define SCnSCB_ICTR_INTLINESNUM_Pos         0                                          /*!< ICTR: INTLINESNUM Position */
618#define SCnSCB_ICTR_INTLINESNUM_Msk        (0xFUL /*<< SCnSCB_ICTR_INTLINESNUM_Pos*/)  /*!< ICTR: INTLINESNUM Mask */
619
620/*@} end of group CMSIS_SCnotSCB */
621
622
623/** \ingroup  CMSIS_core_register
624    \defgroup CMSIS_SysTick     System Tick Timer (SysTick)
625    \brief      Type definitions for the System Timer Registers.
626  @{
627 */
628
629/** \brief  Structure type to access the System Timer (SysTick).
630 */
631typedef struct
632{
633  __IO uint32_t CTRL;                    /*!< Offset: 0x000 (R/W)  SysTick Control and Status Register */
634  __IO uint32_t LOAD;                    /*!< Offset: 0x004 (R/W)  SysTick Reload Value Register       */
635  __IO uint32_t VAL;                     /*!< Offset: 0x008 (R/W)  SysTick Current Value Register      */
636  __I  uint32_t CALIB;                   /*!< Offset: 0x00C (R/ )  SysTick Calibration Register        */
637} SysTick_Type;
638
639/* SysTick Control / Status Register Definitions */
640#define SysTick_CTRL_COUNTFLAG_Pos         16                                             /*!< SysTick CTRL: COUNTFLAG Position */
641#define SysTick_CTRL_COUNTFLAG_Msk         (1UL << SysTick_CTRL_COUNTFLAG_Pos)            /*!< SysTick CTRL: COUNTFLAG Mask */
642
643#define SysTick_CTRL_CLKSOURCE_Pos          2                                             /*!< SysTick CTRL: CLKSOURCE Position */
644#define SysTick_CTRL_CLKSOURCE_Msk         (1UL << SysTick_CTRL_CLKSOURCE_Pos)            /*!< SysTick CTRL: CLKSOURCE Mask */
645
646#define SysTick_CTRL_TICKINT_Pos            1                                             /*!< SysTick CTRL: TICKINT Position */
647#define SysTick_CTRL_TICKINT_Msk           (1UL << SysTick_CTRL_TICKINT_Pos)              /*!< SysTick CTRL: TICKINT Mask */
648
649#define SysTick_CTRL_ENABLE_Pos             0                                             /*!< SysTick CTRL: ENABLE Position */
650#define SysTick_CTRL_ENABLE_Msk            (1UL /*<< SysTick_CTRL_ENABLE_Pos*/)           /*!< SysTick CTRL: ENABLE Mask */
651
652/* SysTick Reload Register Definitions */
653#define SysTick_LOAD_RELOAD_Pos             0                                             /*!< SysTick LOAD: RELOAD Position */
654#define SysTick_LOAD_RELOAD_Msk            (0xFFFFFFUL /*<< SysTick_LOAD_RELOAD_Pos*/)    /*!< SysTick LOAD: RELOAD Mask */
655
656/* SysTick Current Register Definitions */
657#define SysTick_VAL_CURRENT_Pos             0                                             /*!< SysTick VAL: CURRENT Position */
658#define SysTick_VAL_CURRENT_Msk            (0xFFFFFFUL /*<< SysTick_VAL_CURRENT_Pos*/)    /*!< SysTick VAL: CURRENT Mask */
659
660/* SysTick Calibration Register Definitions */
661#define SysTick_CALIB_NOREF_Pos            31                                             /*!< SysTick CALIB: NOREF Position */
662#define SysTick_CALIB_NOREF_Msk            (1UL << SysTick_CALIB_NOREF_Pos)               /*!< SysTick CALIB: NOREF Mask */
663
664#define SysTick_CALIB_SKEW_Pos             30                                             /*!< SysTick CALIB: SKEW Position */
665#define SysTick_CALIB_SKEW_Msk             (1UL << SysTick_CALIB_SKEW_Pos)                /*!< SysTick CALIB: SKEW Mask */
666
667#define SysTick_CALIB_TENMS_Pos             0                                             /*!< SysTick CALIB: TENMS Position */
668#define SysTick_CALIB_TENMS_Msk            (0xFFFFFFUL /*<< SysTick_CALIB_TENMS_Pos*/)    /*!< SysTick CALIB: TENMS Mask */
669
670/*@} end of group CMSIS_SysTick */
671
672
673/** \ingroup  CMSIS_core_register
674    \defgroup CMSIS_ITM     Instrumentation Trace Macrocell (ITM)
675    \brief      Type definitions for the Instrumentation Trace Macrocell (ITM)
676  @{
677 */
678
679/** \brief  Structure type to access the Instrumentation Trace Macrocell Register (ITM).
680 */
681typedef struct
682{
683  __O  union
684  {
685    __O  uint8_t    u8;                  /*!< Offset: 0x000 ( /W)  ITM Stimulus Port 8-bit                   */
686    __O  uint16_t   u16;                 /*!< Offset: 0x000 ( /W)  ITM Stimulus Port 16-bit                  */
687    __O  uint32_t   u32;                 /*!< Offset: 0x000 ( /W)  ITM Stimulus Port 32-bit                  */
688  }  PORT [32];                          /*!< Offset: 0x000 ( /W)  ITM Stimulus Port Registers               */
689       uint32_t RESERVED0[864];
690  __IO uint32_t TER;                     /*!< Offset: 0xE00 (R/W)  ITM Trace Enable Register                 */
691       uint32_t RESERVED1[15];
692  __IO uint32_t TPR;                     /*!< Offset: 0xE40 (R/W)  ITM Trace Privilege Register              */
693       uint32_t RESERVED2[15];
694  __IO uint32_t TCR;                     /*!< Offset: 0xE80 (R/W)  ITM Trace Control Register                */
695       uint32_t RESERVED3[29];
696  __O  uint32_t IWR;                     /*!< Offset: 0xEF8 ( /W)  ITM Integration Write Register            */
697  __I  uint32_t IRR;                     /*!< Offset: 0xEFC (R/ )  ITM Integration Read Register             */
698  __IO uint32_t IMCR;                    /*!< Offset: 0xF00 (R/W)  ITM Integration Mode Control Register     */
699       uint32_t RESERVED4[43];
700  __O  uint32_t LAR;                     /*!< Offset: 0xFB0 ( /W)  ITM Lock Access Register                  */
701  __I  uint32_t LSR;                     /*!< Offset: 0xFB4 (R/ )  ITM Lock Status Register                  */
702       uint32_t RESERVED5[6];
703  __I  uint32_t PID4;                    /*!< Offset: 0xFD0 (R/ )  ITM Peripheral Identification Register #4 */
704  __I  uint32_t PID5;                    /*!< Offset: 0xFD4 (R/ )  ITM Peripheral Identification Register #5 */
705  __I  uint32_t PID6;                    /*!< Offset: 0xFD8 (R/ )  ITM Peripheral Identification Register #6 */
706  __I  uint32_t PID7;                    /*!< Offset: 0xFDC (R/ )  ITM Peripheral Identification Register #7 */
707  __I  uint32_t PID0;                    /*!< Offset: 0xFE0 (R/ )  ITM Peripheral Identification Register #0 */
708  __I  uint32_t PID1;                    /*!< Offset: 0xFE4 (R/ )  ITM Peripheral Identification Register #1 */
709  __I  uint32_t PID2;                    /*!< Offset: 0xFE8 (R/ )  ITM Peripheral Identification Register #2 */
710  __I  uint32_t PID3;                    /*!< Offset: 0xFEC (R/ )  ITM Peripheral Identification Register #3 */
711  __I  uint32_t CID0;                    /*!< Offset: 0xFF0 (R/ )  ITM Component  Identification Register #0 */
712  __I  uint32_t CID1;                    /*!< Offset: 0xFF4 (R/ )  ITM Component  Identification Register #1 */
713  __I  uint32_t CID2;                    /*!< Offset: 0xFF8 (R/ )  ITM Component  Identification Register #2 */
714  __I  uint32_t CID3;                    /*!< Offset: 0xFFC (R/ )  ITM Component  Identification Register #3 */
715} ITM_Type;
716
717/* ITM Trace Privilege Register Definitions */
718#define ITM_TPR_PRIVMASK_Pos                0                                             /*!< ITM TPR: PRIVMASK Position */
719#define ITM_TPR_PRIVMASK_Msk               (0xFUL /*<< ITM_TPR_PRIVMASK_Pos*/)            /*!< ITM TPR: PRIVMASK Mask */
720
721/* ITM Trace Control Register Definitions */
722#define ITM_TCR_BUSY_Pos                   23                                             /*!< ITM TCR: BUSY Position */
723#define ITM_TCR_BUSY_Msk                   (1UL << ITM_TCR_BUSY_Pos)                      /*!< ITM TCR: BUSY Mask */
724
725#define ITM_TCR_TraceBusID_Pos             16                                             /*!< ITM TCR: ATBID Position */
726#define ITM_TCR_TraceBusID_Msk             (0x7FUL << ITM_TCR_TraceBusID_Pos)             /*!< ITM TCR: ATBID Mask */
727
728#define ITM_TCR_GTSFREQ_Pos                10                                             /*!< ITM TCR: Global timestamp frequency Position */
729#define ITM_TCR_GTSFREQ_Msk                (3UL << ITM_TCR_GTSFREQ_Pos)                   /*!< ITM TCR: Global timestamp frequency Mask */
730
731#define ITM_TCR_TSPrescale_Pos              8                                             /*!< ITM TCR: TSPrescale Position */
732#define ITM_TCR_TSPrescale_Msk             (3UL << ITM_TCR_TSPrescale_Pos)                /*!< ITM TCR: TSPrescale Mask */
733
734#define ITM_TCR_SWOENA_Pos                  4                                             /*!< ITM TCR: SWOENA Position */
735#define ITM_TCR_SWOENA_Msk                 (1UL << ITM_TCR_SWOENA_Pos)                    /*!< ITM TCR: SWOENA Mask */
736
737#define ITM_TCR_DWTENA_Pos                  3                                             /*!< ITM TCR: DWTENA Position */
738#define ITM_TCR_DWTENA_Msk                 (1UL << ITM_TCR_DWTENA_Pos)                    /*!< ITM TCR: DWTENA Mask */
739
740#define ITM_TCR_SYNCENA_Pos                 2                                             /*!< ITM TCR: SYNCENA Position */
741#define ITM_TCR_SYNCENA_Msk                (1UL << ITM_TCR_SYNCENA_Pos)                   /*!< ITM TCR: SYNCENA Mask */
742
743#define ITM_TCR_TSENA_Pos                   1                                             /*!< ITM TCR: TSENA Position */
744#define ITM_TCR_TSENA_Msk                  (1UL << ITM_TCR_TSENA_Pos)                     /*!< ITM TCR: TSENA Mask */
745
746#define ITM_TCR_ITMENA_Pos                  0                                             /*!< ITM TCR: ITM Enable bit Position */
747#define ITM_TCR_ITMENA_Msk                 (1UL /*<< ITM_TCR_ITMENA_Pos*/)                /*!< ITM TCR: ITM Enable bit Mask */
748
749/* ITM Integration Write Register Definitions */
750#define ITM_IWR_ATVALIDM_Pos                0                                             /*!< ITM IWR: ATVALIDM Position */
751#define ITM_IWR_ATVALIDM_Msk               (1UL /*<< ITM_IWR_ATVALIDM_Pos*/)              /*!< ITM IWR: ATVALIDM Mask */
752
753/* ITM Integration Read Register Definitions */
754#define ITM_IRR_ATREADYM_Pos                0                                             /*!< ITM IRR: ATREADYM Position */
755#define ITM_IRR_ATREADYM_Msk               (1UL /*<< ITM_IRR_ATREADYM_Pos*/)              /*!< ITM IRR: ATREADYM Mask */
756
757/* ITM Integration Mode Control Register Definitions */
758#define ITM_IMCR_INTEGRATION_Pos            0                                             /*!< ITM IMCR: INTEGRATION Position */
759#define ITM_IMCR_INTEGRATION_Msk           (1UL /*<< ITM_IMCR_INTEGRATION_Pos*/)          /*!< ITM IMCR: INTEGRATION Mask */
760
761/* ITM Lock Status Register Definitions */
762#define ITM_LSR_ByteAcc_Pos                 2                                             /*!< ITM LSR: ByteAcc Position */
763#define ITM_LSR_ByteAcc_Msk                (1UL << ITM_LSR_ByteAcc_Pos)                   /*!< ITM LSR: ByteAcc Mask */
764
765#define ITM_LSR_Access_Pos                  1                                             /*!< ITM LSR: Access Position */
766#define ITM_LSR_Access_Msk                 (1UL << ITM_LSR_Access_Pos)                    /*!< ITM LSR: Access Mask */
767
768#define ITM_LSR_Present_Pos                 0                                             /*!< ITM LSR: Present Position */
769#define ITM_LSR_Present_Msk                (1UL /*<< ITM_LSR_Present_Pos*/)               /*!< ITM LSR: Present Mask */
770
771/*@}*/ /* end of group CMSIS_ITM */
772
773
774/** \ingroup  CMSIS_core_register
775    \defgroup CMSIS_DWT     Data Watchpoint and Trace (DWT)
776    \brief      Type definitions for the Data Watchpoint and Trace (DWT)
777  @{
778 */
779
780/** \brief  Structure type to access the Data Watchpoint and Trace Register (DWT).
781 */
782typedef struct
783{
784  __IO uint32_t CTRL;                    /*!< Offset: 0x000 (R/W)  Control Register                          */
785  __IO uint32_t CYCCNT;                  /*!< Offset: 0x004 (R/W)  Cycle Count Register                      */
786  __IO uint32_t CPICNT;                  /*!< Offset: 0x008 (R/W)  CPI Count Register                        */
787  __IO uint32_t EXCCNT;                  /*!< Offset: 0x00C (R/W)  Exception Overhead Count Register         */
788  __IO uint32_t SLEEPCNT;                /*!< Offset: 0x010 (R/W)  Sleep Count Register                      */
789  __IO uint32_t LSUCNT;                  /*!< Offset: 0x014 (R/W)  LSU Count Register                        */
790  __IO uint32_t FOLDCNT;                 /*!< Offset: 0x018 (R/W)  Folded-instruction Count Register         */
791  __I  uint32_t PCSR;                    /*!< Offset: 0x01C (R/ )  Program Counter Sample Register           */
792  __IO uint32_t COMP0;                   /*!< Offset: 0x020 (R/W)  Comparator Register 0                     */
793  __IO uint32_t MASK0;                   /*!< Offset: 0x024 (R/W)  Mask Register 0                           */
794  __IO uint32_t FUNCTION0;               /*!< Offset: 0x028 (R/W)  Function Register 0                       */
795       uint32_t RESERVED0[1];
796  __IO uint32_t COMP1;                   /*!< Offset: 0x030 (R/W)  Comparator Register 1                     */
797  __IO uint32_t MASK1;                   /*!< Offset: 0x034 (R/W)  Mask Register 1                           */
798  __IO uint32_t FUNCTION1;               /*!< Offset: 0x038 (R/W)  Function Register 1                       */
799       uint32_t RESERVED1[1];
800  __IO uint32_t COMP2;                   /*!< Offset: 0x040 (R/W)  Comparator Register 2                     */
801  __IO uint32_t MASK2;                   /*!< Offset: 0x044 (R/W)  Mask Register 2                           */
802  __IO uint32_t FUNCTION2;               /*!< Offset: 0x048 (R/W)  Function Register 2                       */
803       uint32_t RESERVED2[1];
804  __IO uint32_t COMP3;                   /*!< Offset: 0x050 (R/W)  Comparator Register 3                     */
805  __IO uint32_t MASK3;                   /*!< Offset: 0x054 (R/W)  Mask Register 3                           */
806  __IO uint32_t FUNCTION3;               /*!< Offset: 0x058 (R/W)  Function Register 3                       */
807} DWT_Type;
808
809/* DWT Control Register Definitions */
810#define DWT_CTRL_NUMCOMP_Pos               28                                          /*!< DWT CTRL: NUMCOMP Position */
811#define DWT_CTRL_NUMCOMP_Msk               (0xFUL << DWT_CTRL_NUMCOMP_Pos)             /*!< DWT CTRL: NUMCOMP Mask */
812
813#define DWT_CTRL_NOTRCPKT_Pos              27                                          /*!< DWT CTRL: NOTRCPKT Position */
814#define DWT_CTRL_NOTRCPKT_Msk              (0x1UL << DWT_CTRL_NOTRCPKT_Pos)            /*!< DWT CTRL: NOTRCPKT Mask */
815
816#define DWT_CTRL_NOEXTTRIG_Pos             26                                          /*!< DWT CTRL: NOEXTTRIG Position */
817#define DWT_CTRL_NOEXTTRIG_Msk             (0x1UL << DWT_CTRL_NOEXTTRIG_Pos)           /*!< DWT CTRL: NOEXTTRIG Mask */
818
819#define DWT_CTRL_NOCYCCNT_Pos              25                                          /*!< DWT CTRL: NOCYCCNT Position */
820#define DWT_CTRL_NOCYCCNT_Msk              (0x1UL << DWT_CTRL_NOCYCCNT_Pos)            /*!< DWT CTRL: NOCYCCNT Mask */
821
822#define DWT_CTRL_NOPRFCNT_Pos              24                                          /*!< DWT CTRL: NOPRFCNT Position */
823#define DWT_CTRL_NOPRFCNT_Msk              (0x1UL << DWT_CTRL_NOPRFCNT_Pos)            /*!< DWT CTRL: NOPRFCNT Mask */
824
825#define DWT_CTRL_CYCEVTENA_Pos             22                                          /*!< DWT CTRL: CYCEVTENA Position */
826#define DWT_CTRL_CYCEVTENA_Msk             (0x1UL << DWT_CTRL_CYCEVTENA_Pos)           /*!< DWT CTRL: CYCEVTENA Mask */
827
828#define DWT_CTRL_FOLDEVTENA_Pos            21                                          /*!< DWT CTRL: FOLDEVTENA Position */
829#define DWT_CTRL_FOLDEVTENA_Msk            (0x1UL << DWT_CTRL_FOLDEVTENA_Pos)          /*!< DWT CTRL: FOLDEVTENA Mask */
830
831#define DWT_CTRL_LSUEVTENA_Pos             20                                          /*!< DWT CTRL: LSUEVTENA Position */
832#define DWT_CTRL_LSUEVTENA_Msk             (0x1UL << DWT_CTRL_LSUEVTENA_Pos)           /*!< DWT CTRL: LSUEVTENA Mask */
833
834#define DWT_CTRL_SLEEPEVTENA_Pos           19                                          /*!< DWT CTRL: SLEEPEVTENA Position */
835#define DWT_CTRL_SLEEPEVTENA_Msk           (0x1UL << DWT_CTRL_SLEEPEVTENA_Pos)         /*!< DWT CTRL: SLEEPEVTENA Mask */
836
837#define DWT_CTRL_EXCEVTENA_Pos             18                                          /*!< DWT CTRL: EXCEVTENA Position */
838#define DWT_CTRL_EXCEVTENA_Msk             (0x1UL << DWT_CTRL_EXCEVTENA_Pos)           /*!< DWT CTRL: EXCEVTENA Mask */
839
840#define DWT_CTRL_CPIEVTENA_Pos             17                                          /*!< DWT CTRL: CPIEVTENA Position */
841#define DWT_CTRL_CPIEVTENA_Msk             (0x1UL << DWT_CTRL_CPIEVTENA_Pos)           /*!< DWT CTRL: CPIEVTENA Mask */
842
843#define DWT_CTRL_EXCTRCENA_Pos             16                                          /*!< DWT CTRL: EXCTRCENA Position */
844#define DWT_CTRL_EXCTRCENA_Msk             (0x1UL << DWT_CTRL_EXCTRCENA_Pos)           /*!< DWT CTRL: EXCTRCENA Mask */
845
846#define DWT_CTRL_PCSAMPLENA_Pos            12                                          /*!< DWT CTRL: PCSAMPLENA Position */
847#define DWT_CTRL_PCSAMPLENA_Msk            (0x1UL << DWT_CTRL_PCSAMPLENA_Pos)          /*!< DWT CTRL: PCSAMPLENA Mask */
848
849#define DWT_CTRL_SYNCTAP_Pos               10                                          /*!< DWT CTRL: SYNCTAP Position */
850#define DWT_CTRL_SYNCTAP_Msk               (0x3UL << DWT_CTRL_SYNCTAP_Pos)             /*!< DWT CTRL: SYNCTAP Mask */
851
852#define DWT_CTRL_CYCTAP_Pos                 9                                          /*!< DWT CTRL: CYCTAP Position */
853#define DWT_CTRL_CYCTAP_Msk                (0x1UL << DWT_CTRL_CYCTAP_Pos)              /*!< DWT CTRL: CYCTAP Mask */
854
855#define DWT_CTRL_POSTINIT_Pos               5                                          /*!< DWT CTRL: POSTINIT Position */
856#define DWT_CTRL_POSTINIT_Msk              (0xFUL << DWT_CTRL_POSTINIT_Pos)            /*!< DWT CTRL: POSTINIT Mask */
857
858#define DWT_CTRL_POSTPRESET_Pos             1                                          /*!< DWT CTRL: POSTPRESET Position */
859#define DWT_CTRL_POSTPRESET_Msk            (0xFUL << DWT_CTRL_POSTPRESET_Pos)          /*!< DWT CTRL: POSTPRESET Mask */
860
861#define DWT_CTRL_CYCCNTENA_Pos              0                                          /*!< DWT CTRL: CYCCNTENA Position */
862#define DWT_CTRL_CYCCNTENA_Msk             (0x1UL /*<< DWT_CTRL_CYCCNTENA_Pos*/)       /*!< DWT CTRL: CYCCNTENA Mask */
863
864/* DWT CPI Count Register Definitions */
865#define DWT_CPICNT_CPICNT_Pos               0                                          /*!< DWT CPICNT: CPICNT Position */
866#define DWT_CPICNT_CPICNT_Msk              (0xFFUL /*<< DWT_CPICNT_CPICNT_Pos*/)       /*!< DWT CPICNT: CPICNT Mask */
867
868/* DWT Exception Overhead Count Register Definitions */
869#define DWT_EXCCNT_EXCCNT_Pos               0                                          /*!< DWT EXCCNT: EXCCNT Position */
870#define DWT_EXCCNT_EXCCNT_Msk              (0xFFUL /*<< DWT_EXCCNT_EXCCNT_Pos*/)       /*!< DWT EXCCNT: EXCCNT Mask */
871
872/* DWT Sleep Count Register Definitions */
873#define DWT_SLEEPCNT_SLEEPCNT_Pos           0                                          /*!< DWT SLEEPCNT: SLEEPCNT Position */
874#define DWT_SLEEPCNT_SLEEPCNT_Msk          (0xFFUL /*<< DWT_SLEEPCNT_SLEEPCNT_Pos*/)   /*!< DWT SLEEPCNT: SLEEPCNT Mask */
875
876/* DWT LSU Count Register Definitions */
877#define DWT_LSUCNT_LSUCNT_Pos               0                                          /*!< DWT LSUCNT: LSUCNT Position */
878#define DWT_LSUCNT_LSUCNT_Msk              (0xFFUL /*<< DWT_LSUCNT_LSUCNT_Pos*/)       /*!< DWT LSUCNT: LSUCNT Mask */
879
880/* DWT Folded-instruction Count Register Definitions */
881#define DWT_FOLDCNT_FOLDCNT_Pos             0                                          /*!< DWT FOLDCNT: FOLDCNT Position */
882#define DWT_FOLDCNT_FOLDCNT_Msk            (0xFFUL /*<< DWT_FOLDCNT_FOLDCNT_Pos*/)     /*!< DWT FOLDCNT: FOLDCNT Mask */
883
884/* DWT Comparator Mask Register Definitions */
885#define DWT_MASK_MASK_Pos                   0                                          /*!< DWT MASK: MASK Position */
886#define DWT_MASK_MASK_Msk                  (0x1FUL /*<< DWT_MASK_MASK_Pos*/)           /*!< DWT MASK: MASK Mask */
887
888/* DWT Comparator Function Register Definitions */
889#define DWT_FUNCTION_MATCHED_Pos           24                                          /*!< DWT FUNCTION: MATCHED Position */
890#define DWT_FUNCTION_MATCHED_Msk           (0x1UL << DWT_FUNCTION_MATCHED_Pos)         /*!< DWT FUNCTION: MATCHED Mask */
891
892#define DWT_FUNCTION_DATAVADDR1_Pos        16                                          /*!< DWT FUNCTION: DATAVADDR1 Position */
893#define DWT_FUNCTION_DATAVADDR1_Msk        (0xFUL << DWT_FUNCTION_DATAVADDR1_Pos)      /*!< DWT FUNCTION: DATAVADDR1 Mask */
894
895#define DWT_FUNCTION_DATAVADDR0_Pos        12                                          /*!< DWT FUNCTION: DATAVADDR0 Position */
896#define DWT_FUNCTION_DATAVADDR0_Msk        (0xFUL << DWT_FUNCTION_DATAVADDR0_Pos)      /*!< DWT FUNCTION: DATAVADDR0 Mask */
897
898#define DWT_FUNCTION_DATAVSIZE_Pos         10                                          /*!< DWT FUNCTION: DATAVSIZE Position */
899#define DWT_FUNCTION_DATAVSIZE_Msk         (0x3UL << DWT_FUNCTION_DATAVSIZE_Pos)       /*!< DWT FUNCTION: DATAVSIZE Mask */
900
901#define DWT_FUNCTION_LNK1ENA_Pos            9                                          /*!< DWT FUNCTION: LNK1ENA Position */
902#define DWT_FUNCTION_LNK1ENA_Msk           (0x1UL << DWT_FUNCTION_LNK1ENA_Pos)         /*!< DWT FUNCTION: LNK1ENA Mask */
903
904#define DWT_FUNCTION_DATAVMATCH_Pos         8                                          /*!< DWT FUNCTION: DATAVMATCH Position */
905#define DWT_FUNCTION_DATAVMATCH_Msk        (0x1UL << DWT_FUNCTION_DATAVMATCH_Pos)      /*!< DWT FUNCTION: DATAVMATCH Mask */
906
907#define DWT_FUNCTION_CYCMATCH_Pos           7                                          /*!< DWT FUNCTION: CYCMATCH Position */
908#define DWT_FUNCTION_CYCMATCH_Msk          (0x1UL << DWT_FUNCTION_CYCMATCH_Pos)        /*!< DWT FUNCTION: CYCMATCH Mask */
909
910#define DWT_FUNCTION_EMITRANGE_Pos          5                                          /*!< DWT FUNCTION: EMITRANGE Position */
911#define DWT_FUNCTION_EMITRANGE_Msk         (0x1UL << DWT_FUNCTION_EMITRANGE_Pos)       /*!< DWT FUNCTION: EMITRANGE Mask */
912
913#define DWT_FUNCTION_FUNCTION_Pos           0                                          /*!< DWT FUNCTION: FUNCTION Position */
914#define DWT_FUNCTION_FUNCTION_Msk          (0xFUL /*<< DWT_FUNCTION_FUNCTION_Pos*/)    /*!< DWT FUNCTION: FUNCTION Mask */
915
916/*@}*/ /* end of group CMSIS_DWT */
917
918
919/** \ingroup  CMSIS_core_register
920    \defgroup CMSIS_TPI     Trace Port Interface (TPI)
921    \brief      Type definitions for the Trace Port Interface (TPI)
922  @{
923 */
924
925/** \brief  Structure type to access the Trace Port Interface Register (TPI).
926 */
927typedef struct
928{
929  __IO uint32_t SSPSR;                   /*!< Offset: 0x000 (R/ )  Supported Parallel Port Size Register     */
930  __IO uint32_t CSPSR;                   /*!< Offset: 0x004 (R/W)  Current Parallel Port Size Register */
931       uint32_t RESERVED0[2];
932  __IO uint32_t ACPR;                    /*!< Offset: 0x010 (R/W)  Asynchronous Clock Prescaler Register */
933       uint32_t RESERVED1[55];
934  __IO uint32_t SPPR;                    /*!< Offset: 0x0F0 (R/W)  Selected Pin Protocol Register */
935       uint32_t RESERVED2[131];
936  __I  uint32_t FFSR;                    /*!< Offset: 0x300 (R/ )  Formatter and Flush Status Register */
937  __IO uint32_t FFCR;                    /*!< Offset: 0x304 (R/W)  Formatter and Flush Control Register */
938  __I  uint32_t FSCR;                    /*!< Offset: 0x308 (R/ )  Formatter Synchronization Counter Register */
939       uint32_t RESERVED3[759];
940  __I  uint32_t TRIGGER;                 /*!< Offset: 0xEE8 (R/ )  TRIGGER */
941  __I  uint32_t FIFO0;                   /*!< Offset: 0xEEC (R/ )  Integration ETM Data */
942  __I  uint32_t ITATBCTR2;               /*!< Offset: 0xEF0 (R/ )  ITATBCTR2 */
943       uint32_t RESERVED4[1];
944  __I  uint32_t ITATBCTR0;               /*!< Offset: 0xEF8 (R/ )  ITATBCTR0 */
945  __I  uint32_t FIFO1;                   /*!< Offset: 0xEFC (R/ )  Integration ITM Data */
946  __IO uint32_t ITCTRL;                  /*!< Offset: 0xF00 (R/W)  Integration Mode Control */
947       uint32_t RESERVED5[39];
948  __IO uint32_t CLAIMSET;                /*!< Offset: 0xFA0 (R/W)  Claim tag set */
949  __IO uint32_t CLAIMCLR;                /*!< Offset: 0xFA4 (R/W)  Claim tag clear */
950       uint32_t RESERVED7[8];
951  __I  uint32_t DEVID;                   /*!< Offset: 0xFC8 (R/ )  TPIU_DEVID */
952  __I  uint32_t DEVTYPE;                 /*!< Offset: 0xFCC (R/ )  TPIU_DEVTYPE */
953} TPI_Type;
954
955/* TPI Asynchronous Clock Prescaler Register Definitions */
956#define TPI_ACPR_PRESCALER_Pos              0                                          /*!< TPI ACPR: PRESCALER Position */
957#define TPI_ACPR_PRESCALER_Msk             (0x1FFFUL /*<< TPI_ACPR_PRESCALER_Pos*/)    /*!< TPI ACPR: PRESCALER Mask */
958
959/* TPI Selected Pin Protocol Register Definitions */
960#define TPI_SPPR_TXMODE_Pos                 0                                          /*!< TPI SPPR: TXMODE Position */
961#define TPI_SPPR_TXMODE_Msk                (0x3UL /*<< TPI_SPPR_TXMODE_Pos*/)          /*!< TPI SPPR: TXMODE Mask */
962
963/* TPI Formatter and Flush Status Register Definitions */
964#define TPI_FFSR_FtNonStop_Pos              3                                          /*!< TPI FFSR: FtNonStop Position */
965#define TPI_FFSR_FtNonStop_Msk             (0x1UL << TPI_FFSR_FtNonStop_Pos)           /*!< TPI FFSR: FtNonStop Mask */
966
967#define TPI_FFSR_TCPresent_Pos              2                                          /*!< TPI FFSR: TCPresent Position */
968#define TPI_FFSR_TCPresent_Msk             (0x1UL << TPI_FFSR_TCPresent_Pos)           /*!< TPI FFSR: TCPresent Mask */
969
970#define TPI_FFSR_FtStopped_Pos              1                                          /*!< TPI FFSR: FtStopped Position */
971#define TPI_FFSR_FtStopped_Msk             (0x1UL << TPI_FFSR_FtStopped_Pos)           /*!< TPI FFSR: FtStopped Mask */
972
973#define TPI_FFSR_FlInProg_Pos               0                                          /*!< TPI FFSR: FlInProg Position */
974#define TPI_FFSR_FlInProg_Msk              (0x1UL /*<< TPI_FFSR_FlInProg_Pos*/)        /*!< TPI FFSR: FlInProg Mask */
975
976/* TPI Formatter and Flush Control Register Definitions */
977#define TPI_FFCR_TrigIn_Pos                 8                                          /*!< TPI FFCR: TrigIn Position */
978#define TPI_FFCR_TrigIn_Msk                (0x1UL << TPI_FFCR_TrigIn_Pos)              /*!< TPI FFCR: TrigIn Mask */
979
980#define TPI_FFCR_EnFCont_Pos                1                                          /*!< TPI FFCR: EnFCont Position */
981#define TPI_FFCR_EnFCont_Msk               (0x1UL << TPI_FFCR_EnFCont_Pos)             /*!< TPI FFCR: EnFCont Mask */
982
983/* TPI TRIGGER Register Definitions */
984#define TPI_TRIGGER_TRIGGER_Pos             0                                          /*!< TPI TRIGGER: TRIGGER Position */
985#define TPI_TRIGGER_TRIGGER_Msk            (0x1UL /*<< TPI_TRIGGER_TRIGGER_Pos*/)      /*!< TPI TRIGGER: TRIGGER Mask */
986
987/* TPI Integration ETM Data Register Definitions (FIFO0) */
988#define TPI_FIFO0_ITM_ATVALID_Pos          29                                          /*!< TPI FIFO0: ITM_ATVALID Position */
989#define TPI_FIFO0_ITM_ATVALID_Msk          (0x3UL << TPI_FIFO0_ITM_ATVALID_Pos)        /*!< TPI FIFO0: ITM_ATVALID Mask */
990
991#define TPI_FIFO0_ITM_bytecount_Pos        27                                          /*!< TPI FIFO0: ITM_bytecount Position */
992#define TPI_FIFO0_ITM_bytecount_Msk        (0x3UL << TPI_FIFO0_ITM_bytecount_Pos)      /*!< TPI FIFO0: ITM_bytecount Mask */
993
994#define TPI_FIFO0_ETM_ATVALID_Pos          26                                          /*!< TPI FIFO0: ETM_ATVALID Position */
995#define TPI_FIFO0_ETM_ATVALID_Msk          (0x3UL << TPI_FIFO0_ETM_ATVALID_Pos)        /*!< TPI FIFO0: ETM_ATVALID Mask */
996
997#define TPI_FIFO0_ETM_bytecount_Pos        24                                          /*!< TPI FIFO0: ETM_bytecount Position */
998#define TPI_FIFO0_ETM_bytecount_Msk        (0x3UL << TPI_FIFO0_ETM_bytecount_Pos)      /*!< TPI FIFO0: ETM_bytecount Mask */
999
1000#define TPI_FIFO0_ETM2_Pos                 16                                          /*!< TPI FIFO0: ETM2 Position */
1001#define TPI_FIFO0_ETM2_Msk                 (0xFFUL << TPI_FIFO0_ETM2_Pos)              /*!< TPI FIFO0: ETM2 Mask */
1002
1003#define TPI_FIFO0_ETM1_Pos                  8                                          /*!< TPI FIFO0: ETM1 Position */
1004#define TPI_FIFO0_ETM1_Msk                 (0xFFUL << TPI_FIFO0_ETM1_Pos)              /*!< TPI FIFO0: ETM1 Mask */
1005
1006#define TPI_FIFO0_ETM0_Pos                  0                                          /*!< TPI FIFO0: ETM0 Position */
1007#define TPI_FIFO0_ETM0_Msk                 (0xFFUL /*<< TPI_FIFO0_ETM0_Pos*/)          /*!< TPI FIFO0: ETM0 Mask */
1008
1009/* TPI ITATBCTR2 Register Definitions */
1010#define TPI_ITATBCTR2_ATREADY_Pos           0                                          /*!< TPI ITATBCTR2: ATREADY Position */
1011#define TPI_ITATBCTR2_ATREADY_Msk          (0x1UL /*<< TPI_ITATBCTR2_ATREADY_Pos*/)    /*!< TPI ITATBCTR2: ATREADY Mask */
1012
1013/* TPI Integration ITM Data Register Definitions (FIFO1) */
1014#define TPI_FIFO1_ITM_ATVALID_Pos          29                                          /*!< TPI FIFO1: ITM_ATVALID Position */
1015#define TPI_FIFO1_ITM_ATVALID_Msk          (0x3UL << TPI_FIFO1_ITM_ATVALID_Pos)        /*!< TPI FIFO1: ITM_ATVALID Mask */
1016
1017#define TPI_FIFO1_ITM_bytecount_Pos        27                                          /*!< TPI FIFO1: ITM_bytecount Position */
1018#define TPI_FIFO1_ITM_bytecount_Msk        (0x3UL << TPI_FIFO1_ITM_bytecount_Pos)      /*!< TPI FIFO1: ITM_bytecount Mask */
1019
1020#define TPI_FIFO1_ETM_ATVALID_Pos          26                                          /*!< TPI FIFO1: ETM_ATVALID Position */
1021#define TPI_FIFO1_ETM_ATVALID_Msk          (0x3UL << TPI_FIFO1_ETM_ATVALID_Pos)        /*!< TPI FIFO1: ETM_ATVALID Mask */
1022
1023#define TPI_FIFO1_ETM_bytecount_Pos        24                                          /*!< TPI FIFO1: ETM_bytecount Position */
1024#define TPI_FIFO1_ETM_bytecount_Msk        (0x3UL << TPI_FIFO1_ETM_bytecount_Pos)      /*!< TPI FIFO1: ETM_bytecount Mask */
1025
1026#define TPI_FIFO1_ITM2_Pos                 16                                          /*!< TPI FIFO1: ITM2 Position */
1027#define TPI_FIFO1_ITM2_Msk                 (0xFFUL << TPI_FIFO1_ITM2_Pos)              /*!< TPI FIFO1: ITM2 Mask */
1028
1029#define TPI_FIFO1_ITM1_Pos                  8                                          /*!< TPI FIFO1: ITM1 Position */
1030#define TPI_FIFO1_ITM1_Msk                 (0xFFUL << TPI_FIFO1_ITM1_Pos)              /*!< TPI FIFO1: ITM1 Mask */
1031
1032#define TPI_FIFO1_ITM0_Pos                  0                                          /*!< TPI FIFO1: ITM0 Position */
1033#define TPI_FIFO1_ITM0_Msk                 (0xFFUL /*<< TPI_FIFO1_ITM0_Pos*/)          /*!< TPI FIFO1: ITM0 Mask */
1034
1035/* TPI ITATBCTR0 Register Definitions */
1036#define TPI_ITATBCTR0_ATREADY_Pos           0                                          /*!< TPI ITATBCTR0: ATREADY Position */
1037#define TPI_ITATBCTR0_ATREADY_Msk          (0x1UL /*<< TPI_ITATBCTR0_ATREADY_Pos*/)    /*!< TPI ITATBCTR0: ATREADY Mask */
1038
1039/* TPI Integration Mode Control Register Definitions */
1040#define TPI_ITCTRL_Mode_Pos                 0                                          /*!< TPI ITCTRL: Mode Position */
1041#define TPI_ITCTRL_Mode_Msk                (0x1UL /*<< TPI_ITCTRL_Mode_Pos*/)          /*!< TPI ITCTRL: Mode Mask */
1042
1043/* TPI DEVID Register Definitions */
1044#define TPI_DEVID_NRZVALID_Pos             11                                          /*!< TPI DEVID: NRZVALID Position */
1045#define TPI_DEVID_NRZVALID_Msk             (0x1UL << TPI_DEVID_NRZVALID_Pos)           /*!< TPI DEVID: NRZVALID Mask */
1046
1047#define TPI_DEVID_MANCVALID_Pos            10                                          /*!< TPI DEVID: MANCVALID Position */
1048#define TPI_DEVID_MANCVALID_Msk            (0x1UL << TPI_DEVID_MANCVALID_Pos)          /*!< TPI DEVID: MANCVALID Mask */
1049
1050#define TPI_DEVID_PTINVALID_Pos             9                                          /*!< TPI DEVID: PTINVALID Position */
1051#define TPI_DEVID_PTINVALID_Msk            (0x1UL << TPI_DEVID_PTINVALID_Pos)          /*!< TPI DEVID: PTINVALID Mask */
1052
1053#define TPI_DEVID_MinBufSz_Pos              6                                          /*!< TPI DEVID: MinBufSz Position */
1054#define TPI_DEVID_MinBufSz_Msk             (0x7UL << TPI_DEVID_MinBufSz_Pos)           /*!< TPI DEVID: MinBufSz Mask */
1055
1056#define TPI_DEVID_AsynClkIn_Pos             5                                          /*!< TPI DEVID: AsynClkIn Position */
1057#define TPI_DEVID_AsynClkIn_Msk            (0x1UL << TPI_DEVID_AsynClkIn_Pos)          /*!< TPI DEVID: AsynClkIn Mask */
1058
1059#define TPI_DEVID_NrTraceInput_Pos          0                                          /*!< TPI DEVID: NrTraceInput Position */
1060#define TPI_DEVID_NrTraceInput_Msk         (0x1FUL /*<< TPI_DEVID_NrTraceInput_Pos*/)  /*!< TPI DEVID: NrTraceInput Mask */
1061
1062/* TPI DEVTYPE Register Definitions */
1063#define TPI_DEVTYPE_MajorType_Pos           4                                          /*!< TPI DEVTYPE: MajorType Position */
1064#define TPI_DEVTYPE_MajorType_Msk          (0xFUL << TPI_DEVTYPE_MajorType_Pos)        /*!< TPI DEVTYPE: MajorType Mask */
1065
1066#define TPI_DEVTYPE_SubType_Pos             0                                          /*!< TPI DEVTYPE: SubType Position */
1067#define TPI_DEVTYPE_SubType_Msk            (0xFUL /*<< TPI_DEVTYPE_SubType_Pos*/)      /*!< TPI DEVTYPE: SubType Mask */
1068
1069/*@}*/ /* end of group CMSIS_TPI */
1070
1071
1072#if (__MPU_PRESENT == 1)
1073/** \ingroup  CMSIS_core_register
1074    \defgroup CMSIS_MPU     Memory Protection Unit (MPU)
1075    \brief      Type definitions for the Memory Protection Unit (MPU)
1076  @{
1077 */
1078
1079/** \brief  Structure type to access the Memory Protection Unit (MPU).
1080 */
1081typedef struct
1082{
1083  __I  uint32_t TYPE;                    /*!< Offset: 0x000 (R/ )  MPU Type Register                              */
1084  __IO uint32_t CTRL;                    /*!< Offset: 0x004 (R/W)  MPU Control Register                           */
1085  __IO uint32_t RNR;                     /*!< Offset: 0x008 (R/W)  MPU Region RNRber Register                     */
1086  __IO uint32_t RBAR;                    /*!< Offset: 0x00C (R/W)  MPU Region Base Address Register               */
1087  __IO uint32_t RASR;                    /*!< Offset: 0x010 (R/W)  MPU Region Attribute and Size Register         */
1088  __IO uint32_t RBAR_A1;                 /*!< Offset: 0x014 (R/W)  MPU Alias 1 Region Base Address Register       */
1089  __IO uint32_t RASR_A1;                 /*!< Offset: 0x018 (R/W)  MPU Alias 1 Region Attribute and Size Register */
1090  __IO uint32_t RBAR_A2;                 /*!< Offset: 0x01C (R/W)  MPU Alias 2 Region Base Address Register       */
1091  __IO uint32_t RASR_A2;                 /*!< Offset: 0x020 (R/W)  MPU Alias 2 Region Attribute and Size Register */
1092  __IO uint32_t RBAR_A3;                 /*!< Offset: 0x024 (R/W)  MPU Alias 3 Region Base Address Register       */
1093  __IO uint32_t RASR_A3;                 /*!< Offset: 0x028 (R/W)  MPU Alias 3 Region Attribute and Size Register */
1094} MPU_Type;
1095
1096/* MPU Type Register */
1097#define MPU_TYPE_IREGION_Pos               16                                             /*!< MPU TYPE: IREGION Position */
1098#define MPU_TYPE_IREGION_Msk               (0xFFUL << MPU_TYPE_IREGION_Pos)               /*!< MPU TYPE: IREGION Mask */
1099
1100#define MPU_TYPE_DREGION_Pos                8                                             /*!< MPU TYPE: DREGION Position */
1101#define MPU_TYPE_DREGION_Msk               (0xFFUL << MPU_TYPE_DREGION_Pos)               /*!< MPU TYPE: DREGION Mask */
1102
1103#define MPU_TYPE_SEPARATE_Pos               0                                             /*!< MPU TYPE: SEPARATE Position */
1104#define MPU_TYPE_SEPARATE_Msk              (1UL /*<< MPU_TYPE_SEPARATE_Pos*/)             /*!< MPU TYPE: SEPARATE Mask */
1105
1106/* MPU Control Register */
1107#define MPU_CTRL_PRIVDEFENA_Pos             2                                             /*!< MPU CTRL: PRIVDEFENA Position */
1108#define MPU_CTRL_PRIVDEFENA_Msk            (1UL << MPU_CTRL_PRIVDEFENA_Pos)               /*!< MPU CTRL: PRIVDEFENA Mask */
1109
1110#define MPU_CTRL_HFNMIENA_Pos               1                                             /*!< MPU CTRL: HFNMIENA Position */
1111#define MPU_CTRL_HFNMIENA_Msk              (1UL << MPU_CTRL_HFNMIENA_Pos)                 /*!< MPU CTRL: HFNMIENA Mask */
1112
1113#define MPU_CTRL_ENABLE_Pos                 0                                             /*!< MPU CTRL: ENABLE Position */
1114#define MPU_CTRL_ENABLE_Msk                (1UL /*<< MPU_CTRL_ENABLE_Pos*/)               /*!< MPU CTRL: ENABLE Mask */
1115
1116/* MPU Region Number Register */
1117#define MPU_RNR_REGION_Pos                  0                                             /*!< MPU RNR: REGION Position */
1118#define MPU_RNR_REGION_Msk                 (0xFFUL /*<< MPU_RNR_REGION_Pos*/)             /*!< MPU RNR: REGION Mask */
1119
1120/* MPU Region Base Address Register */
1121#define MPU_RBAR_ADDR_Pos                   5                                             /*!< MPU RBAR: ADDR Position */
1122#define MPU_RBAR_ADDR_Msk                  (0x7FFFFFFUL << MPU_RBAR_ADDR_Pos)             /*!< MPU RBAR: ADDR Mask */
1123
1124#define MPU_RBAR_VALID_Pos                  4                                             /*!< MPU RBAR: VALID Position */
1125#define MPU_RBAR_VALID_Msk                 (1UL << MPU_RBAR_VALID_Pos)                    /*!< MPU RBAR: VALID Mask */
1126
1127#define MPU_RBAR_REGION_Pos                 0                                             /*!< MPU RBAR: REGION Position */
1128#define MPU_RBAR_REGION_Msk                (0xFUL /*<< MPU_RBAR_REGION_Pos*/)             /*!< MPU RBAR: REGION Mask */
1129
1130/* MPU Region Attribute and Size Register */
1131#define MPU_RASR_ATTRS_Pos                 16                                             /*!< MPU RASR: MPU Region Attribute field Position */
1132#define MPU_RASR_ATTRS_Msk                 (0xFFFFUL << MPU_RASR_ATTRS_Pos)               /*!< MPU RASR: MPU Region Attribute field Mask */
1133
1134#define MPU_RASR_XN_Pos                    28                                             /*!< MPU RASR: ATTRS.XN Position */
1135#define MPU_RASR_XN_Msk                    (1UL << MPU_RASR_XN_Pos)                       /*!< MPU RASR: ATTRS.XN Mask */
1136
1137#define MPU_RASR_AP_Pos                    24                                             /*!< MPU RASR: ATTRS.AP Position */
1138#define MPU_RASR_AP_Msk                    (0x7UL << MPU_RASR_AP_Pos)                     /*!< MPU RASR: ATTRS.AP Mask */
1139
1140#define MPU_RASR_TEX_Pos                   19                                             /*!< MPU RASR: ATTRS.TEX Position */
1141#define MPU_RASR_TEX_Msk                   (0x7UL << MPU_RASR_TEX_Pos)                    /*!< MPU RASR: ATTRS.TEX Mask */
1142
1143#define MPU_RASR_S_Pos                     18                                             /*!< MPU RASR: ATTRS.S Position */
1144#define MPU_RASR_S_Msk                     (1UL << MPU_RASR_S_Pos)                        /*!< MPU RASR: ATTRS.S Mask */
1145
1146#define MPU_RASR_C_Pos                     17                                             /*!< MPU RASR: ATTRS.C Position */
1147#define MPU_RASR_C_Msk                     (1UL << MPU_RASR_C_Pos)                        /*!< MPU RASR: ATTRS.C Mask */
1148
1149#define MPU_RASR_B_Pos                     16                                             /*!< MPU RASR: ATTRS.B Position */
1150#define MPU_RASR_B_Msk                     (1UL << MPU_RASR_B_Pos)                        /*!< MPU RASR: ATTRS.B Mask */
1151
1152#define MPU_RASR_SRD_Pos                    8                                             /*!< MPU RASR: Sub-Region Disable Position */
1153#define MPU_RASR_SRD_Msk                   (0xFFUL << MPU_RASR_SRD_Pos)                   /*!< MPU RASR: Sub-Region Disable Mask */
1154
1155#define MPU_RASR_SIZE_Pos                   1                                             /*!< MPU RASR: Region Size Field Position */
1156#define MPU_RASR_SIZE_Msk                  (0x1FUL << MPU_RASR_SIZE_Pos)                  /*!< MPU RASR: Region Size Field Mask */
1157
1158#define MPU_RASR_ENABLE_Pos                 0                                             /*!< MPU RASR: Region enable bit Position */
1159#define MPU_RASR_ENABLE_Msk                (1UL /*<< MPU_RASR_ENABLE_Pos*/)               /*!< MPU RASR: Region enable bit Disable Mask */
1160
1161/*@} end of group CMSIS_MPU */
1162#endif
1163
1164
1165/** \ingroup  CMSIS_core_register
1166    \defgroup CMSIS_CoreDebug       Core Debug Registers (CoreDebug)
1167    \brief      Type definitions for the Core Debug Registers
1168  @{
1169 */
1170
1171/** \brief  Structure type to access the Core Debug Register (CoreDebug).
1172 */
1173typedef struct
1174{
1175  __IO uint32_t DHCSR;                   /*!< Offset: 0x000 (R/W)  Debug Halting Control and Status Register    */
1176  __O  uint32_t DCRSR;                   /*!< Offset: 0x004 ( /W)  Debug Core Register Selector Register        */
1177  __IO uint32_t DCRDR;                   /*!< Offset: 0x008 (R/W)  Debug Core Register Data Register            */
1178  __IO uint32_t DEMCR;                   /*!< Offset: 0x00C (R/W)  Debug Exception and Monitor Control Register */
1179} CoreDebug_Type;
1180
1181/* Debug Halting Control and Status Register */
1182#define CoreDebug_DHCSR_DBGKEY_Pos         16                                             /*!< CoreDebug DHCSR: DBGKEY Position */
1183#define CoreDebug_DHCSR_DBGKEY_Msk         (0xFFFFUL << CoreDebug_DHCSR_DBGKEY_Pos)       /*!< CoreDebug DHCSR: DBGKEY Mask */
1184
1185#define CoreDebug_DHCSR_S_RESET_ST_Pos     25                                             /*!< CoreDebug DHCSR: S_RESET_ST Position */
1186#define CoreDebug_DHCSR_S_RESET_ST_Msk     (1UL << CoreDebug_DHCSR_S_RESET_ST_Pos)        /*!< CoreDebug DHCSR: S_RESET_ST Mask */
1187
1188#define CoreDebug_DHCSR_S_RETIRE_ST_Pos    24                                             /*!< CoreDebug DHCSR: S_RETIRE_ST Position */
1189#define CoreDebug_DHCSR_S_RETIRE_ST_Msk    (1UL << CoreDebug_DHCSR_S_RETIRE_ST_Pos)       /*!< CoreDebug DHCSR: S_RETIRE_ST Mask */
1190
1191#define CoreDebug_DHCSR_S_LOCKUP_Pos       19                                             /*!< CoreDebug DHCSR: S_LOCKUP Position */
1192#define CoreDebug_DHCSR_S_LOCKUP_Msk       (1UL << CoreDebug_DHCSR_S_LOCKUP_Pos)          /*!< CoreDebug DHCSR: S_LOCKUP Mask */
1193
1194#define CoreDebug_DHCSR_S_SLEEP_Pos        18                                             /*!< CoreDebug DHCSR: S_SLEEP Position */
1195#define CoreDebug_DHCSR_S_SLEEP_Msk        (1UL << CoreDebug_DHCSR_S_SLEEP_Pos)           /*!< CoreDebug DHCSR: S_SLEEP Mask */
1196
1197#define CoreDebug_DHCSR_S_HALT_Pos         17                                             /*!< CoreDebug DHCSR: S_HALT Position */
1198#define CoreDebug_DHCSR_S_HALT_Msk         (1UL << CoreDebug_DHCSR_S_HALT_Pos)            /*!< CoreDebug DHCSR: S_HALT Mask */
1199
1200#define CoreDebug_DHCSR_S_REGRDY_Pos       16                                             /*!< CoreDebug DHCSR: S_REGRDY Position */
1201#define CoreDebug_DHCSR_S_REGRDY_Msk       (1UL << CoreDebug_DHCSR_S_REGRDY_Pos)          /*!< CoreDebug DHCSR: S_REGRDY Mask */
1202
1203#define CoreDebug_DHCSR_C_SNAPSTALL_Pos     5                                             /*!< CoreDebug DHCSR: C_SNAPSTALL Position */
1204#define CoreDebug_DHCSR_C_SNAPSTALL_Msk    (1UL << CoreDebug_DHCSR_C_SNAPSTALL_Pos)       /*!< CoreDebug DHCSR: C_SNAPSTALL Mask */
1205
1206#define CoreDebug_DHCSR_C_MASKINTS_Pos      3                                             /*!< CoreDebug DHCSR: C_MASKINTS Position */
1207#define CoreDebug_DHCSR_C_MASKINTS_Msk     (1UL << CoreDebug_DHCSR_C_MASKINTS_Pos)        /*!< CoreDebug DHCSR: C_MASKINTS Mask */
1208
1209#define CoreDebug_DHCSR_C_STEP_Pos          2                                             /*!< CoreDebug DHCSR: C_STEP Position */
1210#define CoreDebug_DHCSR_C_STEP_Msk         (1UL << CoreDebug_DHCSR_C_STEP_Pos)            /*!< CoreDebug DHCSR: C_STEP Mask */
1211
1212#define CoreDebug_DHCSR_C_HALT_Pos          1                                             /*!< CoreDebug DHCSR: C_HALT Position */
1213#define CoreDebug_DHCSR_C_HALT_Msk         (1UL << CoreDebug_DHCSR_C_HALT_Pos)            /*!< CoreDebug DHCSR: C_HALT Mask */
1214
1215#define CoreDebug_DHCSR_C_DEBUGEN_Pos       0                                             /*!< CoreDebug DHCSR: C_DEBUGEN Position */
1216#define CoreDebug_DHCSR_C_DEBUGEN_Msk      (1UL /*<< CoreDebug_DHCSR_C_DEBUGEN_Pos*/)     /*!< CoreDebug DHCSR: C_DEBUGEN Mask */
1217
1218/* Debug Core Register Selector Register */
1219#define CoreDebug_DCRSR_REGWnR_Pos         16                                             /*!< CoreDebug DCRSR: REGWnR Position */
1220#define CoreDebug_DCRSR_REGWnR_Msk         (1UL << CoreDebug_DCRSR_REGWnR_Pos)            /*!< CoreDebug DCRSR: REGWnR Mask */
1221
1222#define CoreDebug_DCRSR_REGSEL_Pos          0                                             /*!< CoreDebug DCRSR: REGSEL Position */
1223#define CoreDebug_DCRSR_REGSEL_Msk         (0x1FUL /*<< CoreDebug_DCRSR_REGSEL_Pos*/)     /*!< CoreDebug DCRSR: REGSEL Mask */
1224
1225/* Debug Exception and Monitor Control Register */
1226#define CoreDebug_DEMCR_TRCENA_Pos         24                                             /*!< CoreDebug DEMCR: TRCENA Position */
1227#define CoreDebug_DEMCR_TRCENA_Msk         (1UL << CoreDebug_DEMCR_TRCENA_Pos)            /*!< CoreDebug DEMCR: TRCENA Mask */
1228
1229#define CoreDebug_DEMCR_MON_REQ_Pos        19                                             /*!< CoreDebug DEMCR: MON_REQ Position */
1230#define CoreDebug_DEMCR_MON_REQ_Msk        (1UL << CoreDebug_DEMCR_MON_REQ_Pos)           /*!< CoreDebug DEMCR: MON_REQ Mask */
1231
1232#define CoreDebug_DEMCR_MON_STEP_Pos       18                                             /*!< CoreDebug DEMCR: MON_STEP Position */
1233#define CoreDebug_DEMCR_MON_STEP_Msk       (1UL << CoreDebug_DEMCR_MON_STEP_Pos)          /*!< CoreDebug DEMCR: MON_STEP Mask */
1234
1235#define CoreDebug_DEMCR_MON_PEND_Pos       17                                             /*!< CoreDebug DEMCR: MON_PEND Position */
1236#define CoreDebug_DEMCR_MON_PEND_Msk       (1UL << CoreDebug_DEMCR_MON_PEND_Pos)          /*!< CoreDebug DEMCR: MON_PEND Mask */
1237
1238#define CoreDebug_DEMCR_MON_EN_Pos         16                                             /*!< CoreDebug DEMCR: MON_EN Position */
1239#define CoreDebug_DEMCR_MON_EN_Msk         (1UL << CoreDebug_DEMCR_MON_EN_Pos)            /*!< CoreDebug DEMCR: MON_EN Mask */
1240
1241#define CoreDebug_DEMCR_VC_HARDERR_Pos     10                                             /*!< CoreDebug DEMCR: VC_HARDERR Position */
1242#define CoreDebug_DEMCR_VC_HARDERR_Msk     (1UL << CoreDebug_DEMCR_VC_HARDERR_Pos)        /*!< CoreDebug DEMCR: VC_HARDERR Mask */
1243
1244#define CoreDebug_DEMCR_VC_INTERR_Pos       9                                             /*!< CoreDebug DEMCR: VC_INTERR Position */
1245#define CoreDebug_DEMCR_VC_INTERR_Msk      (1UL << CoreDebug_DEMCR_VC_INTERR_Pos)         /*!< CoreDebug DEMCR: VC_INTERR Mask */
1246
1247#define CoreDebug_DEMCR_VC_BUSERR_Pos       8                                             /*!< CoreDebug DEMCR: VC_BUSERR Position */
1248#define CoreDebug_DEMCR_VC_BUSERR_Msk      (1UL << CoreDebug_DEMCR_VC_BUSERR_Pos)         /*!< CoreDebug DEMCR: VC_BUSERR Mask */
1249
1250#define CoreDebug_DEMCR_VC_STATERR_Pos      7                                             /*!< CoreDebug DEMCR: VC_STATERR Position */
1251#define CoreDebug_DEMCR_VC_STATERR_Msk     (1UL << CoreDebug_DEMCR_VC_STATERR_Pos)        /*!< CoreDebug DEMCR: VC_STATERR Mask */
1252
1253#define CoreDebug_DEMCR_VC_CHKERR_Pos       6                                             /*!< CoreDebug DEMCR: VC_CHKERR Position */
1254#define CoreDebug_DEMCR_VC_CHKERR_Msk      (1UL << CoreDebug_DEMCR_VC_CHKERR_Pos)         /*!< CoreDebug DEMCR: VC_CHKERR Mask */
1255
1256#define CoreDebug_DEMCR_VC_NOCPERR_Pos      5                                             /*!< CoreDebug DEMCR: VC_NOCPERR Position */
1257#define CoreDebug_DEMCR_VC_NOCPERR_Msk     (1UL << CoreDebug_DEMCR_VC_NOCPERR_Pos)        /*!< CoreDebug DEMCR: VC_NOCPERR Mask */
1258
1259#define CoreDebug_DEMCR_VC_MMERR_Pos        4                                             /*!< CoreDebug DEMCR: VC_MMERR Position */
1260#define CoreDebug_DEMCR_VC_MMERR_Msk       (1UL << CoreDebug_DEMCR_VC_MMERR_Pos)          /*!< CoreDebug DEMCR: VC_MMERR Mask */
1261
1262#define CoreDebug_DEMCR_VC_CORERESET_Pos    0                                             /*!< CoreDebug DEMCR: VC_CORERESET Position */
1263#define CoreDebug_DEMCR_VC_CORERESET_Msk   (1UL /*<< CoreDebug_DEMCR_VC_CORERESET_Pos*/)  /*!< CoreDebug DEMCR: VC_CORERESET Mask */
1264
1265/*@} end of group CMSIS_CoreDebug */
1266
1267
1268/** \ingroup    CMSIS_core_register
1269    \defgroup   CMSIS_core_base     Core Definitions
1270    \brief      Definitions for base addresses, unions, and structures.
1271  @{
1272 */
1273
1274/* Memory mapping of Cortex-M3 Hardware */
1275#define SCS_BASE            (0xE000E000UL)                            /*!< System Control Space Base Address  */
1276#define ITM_BASE            (0xE0000000UL)                            /*!< ITM Base Address                   */
1277#define DWT_BASE            (0xE0001000UL)                            /*!< DWT Base Address                   */
1278#define TPI_BASE            (0xE0040000UL)                            /*!< TPI Base Address                   */
1279#define CoreDebug_BASE      (0xE000EDF0UL)                            /*!< Core Debug Base Address            */
1280#define SysTick_BASE        (SCS_BASE +  0x0010UL)                    /*!< SysTick Base Address               */
1281#define NVIC_BASE           (SCS_BASE +  0x0100UL)                    /*!< NVIC Base Address                  */
1282#define SCB_BASE            (SCS_BASE +  0x0D00UL)                    /*!< System Control Block Base Address  */
1283
1284#define SCnSCB              ((SCnSCB_Type    *)     SCS_BASE      )   /*!< System control Register not in SCB */
1285#define SCB                 ((SCB_Type       *)     SCB_BASE      )   /*!< SCB configuration struct           */
1286#define SysTick             ((SysTick_Type   *)     SysTick_BASE  )   /*!< SysTick configuration struct       */
1287#define NVIC                ((NVIC_Type      *)     NVIC_BASE     )   /*!< NVIC configuration struct          */
1288#define ITM                 ((ITM_Type       *)     ITM_BASE      )   /*!< ITM configuration struct           */
1289#define DWT                 ((DWT_Type       *)     DWT_BASE      )   /*!< DWT configuration struct           */
1290#define TPI                 ((TPI_Type       *)     TPI_BASE      )   /*!< TPI configuration struct           */
1291#define CoreDebug           ((CoreDebug_Type *)     CoreDebug_BASE)   /*!< Core Debug configuration struct    */
1292
1293#if (__MPU_PRESENT == 1)
1294  #define MPU_BASE          (SCS_BASE +  0x0D90UL)                    /*!< Memory Protection Unit             */
1295  #define MPU               ((MPU_Type       *)     MPU_BASE      )   /*!< Memory Protection Unit             */
1296#endif
1297
1298/*@} */
1299
1300
1301
1302/*******************************************************************************
1303 *                Hardware Abstraction Layer
1304  Core Function Interface contains:
1305  - Core NVIC Functions
1306  - Core SysTick Functions
1307  - Core Debug Functions
1308  - Core Register Access Functions
1309 ******************************************************************************/
1310/** \defgroup CMSIS_Core_FunctionInterface Functions and Instructions Reference
1311*/
1312
1313
1314
1315/* ##########################   NVIC functions  #################################### */
1316/** \ingroup  CMSIS_Core_FunctionInterface
1317    \defgroup CMSIS_Core_NVICFunctions NVIC Functions
1318    \brief      Functions that manage interrupts and exceptions via the NVIC.
1319    @{
1320 */
1321
1322/** \brief  Set Priority Grouping
1323
1324  The function sets the priority grouping field using the required unlock sequence.
1325  The parameter PriorityGroup is assigned to the field SCB->AIRCR [10:8] PRIGROUP field.
1326  Only values from 0..7 are used.
1327  In case of a conflict between priority grouping and available
1328  priority bits (__NVIC_PRIO_BITS), the smallest possible priority group is set.
1329
1330    \param [in]      PriorityGroup  Priority grouping field.
1331 */
1332__STATIC_INLINE void NVIC_SetPriorityGrouping(uint32_t PriorityGroup)
1333{
1334  uint32_t reg_value;
1335  uint32_t PriorityGroupTmp = (PriorityGroup & (uint32_t)0x07UL);             /* only values 0..7 are used          */
1336
1337  reg_value  =  SCB->AIRCR;                                                   /* read old register configuration    */
1338  reg_value &= ~((uint32_t)(SCB_AIRCR_VECTKEY_Msk | SCB_AIRCR_PRIGROUP_Msk));             /* clear bits to change               */
1339  reg_value  =  (reg_value                                   |
1340                ((uint32_t)0x5FAUL << SCB_AIRCR_VECTKEY_Pos) |
1341                (PriorityGroupTmp << 8)                       );              /* Insert write key and priorty group */
1342  SCB->AIRCR =  reg_value;
1343}
1344
1345
1346/** \brief  Get Priority Grouping
1347
1348  The function reads the priority grouping field from the NVIC Interrupt Controller.
1349
1350    \return                Priority grouping field (SCB->AIRCR [10:8] PRIGROUP field).
1351 */
1352__STATIC_INLINE uint32_t NVIC_GetPriorityGrouping(void)
1353{
1354  return ((uint32_t)((SCB->AIRCR & SCB_AIRCR_PRIGROUP_Msk) >> SCB_AIRCR_PRIGROUP_Pos));
1355}
1356
1357
1358/** \brief  Enable External Interrupt
1359
1360    The function enables a device-specific interrupt in the NVIC interrupt controller.
1361
1362    \param [in]      IRQn  External interrupt number. Value cannot be negative.
1363 */
1364__STATIC_INLINE void NVIC_EnableIRQ(IRQn_Type IRQn)
1365{
1366  NVIC->ISER[(((uint32_t)(int32_t)IRQn) >> 5UL)] = (uint32_t)(1UL << (((uint32_t)(int32_t)IRQn) & 0x1FUL));
1367}
1368
1369
1370/** \brief  Disable External Interrupt
1371
1372    The function disables a device-specific interrupt in the NVIC interrupt controller.
1373
1374    \param [in]      IRQn  External interrupt number. Value cannot be negative.
1375 */
1376__STATIC_INLINE void NVIC_DisableIRQ(IRQn_Type IRQn)
1377{
1378  NVIC->ICER[(((uint32_t)(int32_t)IRQn) >> 5UL)] = (uint32_t)(1UL << (((uint32_t)(int32_t)IRQn) & 0x1FUL));
1379}
1380
1381
1382/** \brief  Get Pending Interrupt
1383
1384    The function reads the pending register in the NVIC and returns the pending bit
1385    for the specified interrupt.
1386
1387    \param [in]      IRQn  Interrupt number.
1388
1389    \return             0  Interrupt status is not pending.
1390    \return             1  Interrupt status is pending.
1391 */
1392__STATIC_INLINE uint32_t NVIC_GetPendingIRQ(IRQn_Type IRQn)
1393{
1394  return((uint32_t)(((NVIC->ISPR[(((uint32_t)(int32_t)IRQn) >> 5UL)] & (1UL << (((uint32_t)(int32_t)IRQn) & 0x1FUL))) != 0UL) ? 1UL : 0UL));
1395}
1396
1397
1398/** \brief  Set Pending Interrupt
1399
1400    The function sets the pending bit of an external interrupt.
1401
1402    \param [in]      IRQn  Interrupt number. Value cannot be negative.
1403 */
1404__STATIC_INLINE void NVIC_SetPendingIRQ(IRQn_Type IRQn)
1405{
1406  NVIC->ISPR[(((uint32_t)(int32_t)IRQn) >> 5UL)] = (uint32_t)(1UL << (((uint32_t)(int32_t)IRQn) & 0x1FUL));
1407}
1408
1409
1410/** \brief  Clear Pending Interrupt
1411
1412    The function clears the pending bit of an external interrupt.
1413
1414    \param [in]      IRQn  External interrupt number. Value cannot be negative.
1415 */
1416__STATIC_INLINE void NVIC_ClearPendingIRQ(IRQn_Type IRQn)
1417{
1418  NVIC->ICPR[(((uint32_t)(int32_t)IRQn) >> 5UL)] = (uint32_t)(1UL << (((uint32_t)(int32_t)IRQn) & 0x1FUL));
1419}
1420
1421
1422/** \brief  Get Active Interrupt
1423
1424    The function reads the active register in NVIC and returns the active bit.
1425
1426    \param [in]      IRQn  Interrupt number.
1427
1428    \return             0  Interrupt status is not active.
1429    \return             1  Interrupt status is active.
1430 */
1431__STATIC_INLINE uint32_t NVIC_GetActive(IRQn_Type IRQn)
1432{
1433  return((uint32_t)(((NVIC->IABR[(((uint32_t)(int32_t)IRQn) >> 5UL)] & (1UL << (((uint32_t)(int32_t)IRQn) & 0x1FUL))) != 0UL) ? 1UL : 0UL));
1434}
1435
1436
1437/** \brief  Set Interrupt Priority
1438
1439    The function sets the priority of an interrupt.
1440
1441    \note The priority cannot be set for every core interrupt.
1442
1443    \param [in]      IRQn  Interrupt number.
1444    \param [in]  priority  Priority to set.
1445 */
1446__STATIC_INLINE void NVIC_SetPriority(IRQn_Type IRQn, uint32_t priority)
1447{
1448  if((int32_t)IRQn < 0) {
1449    SCB->SHP[(((uint32_t)(int32_t)IRQn) & 0xFUL)-4UL] = (uint8_t)((priority << (8 - __NVIC_PRIO_BITS)) & (uint32_t)0xFFUL);
1450  }
1451  else {
1452    NVIC->IP[((uint32_t)(int32_t)IRQn)]               = (uint8_t)((priority << (8 - __NVIC_PRIO_BITS)) & (uint32_t)0xFFUL);
1453  }
1454}
1455
1456
1457/** \brief  Get Interrupt Priority
1458
1459    The function reads the priority of an interrupt. The interrupt
1460    number can be positive to specify an external (device specific)
1461    interrupt, or negative to specify an internal (core) interrupt.
1462
1463
1464    \param [in]   IRQn  Interrupt number.
1465    \return             Interrupt Priority. Value is aligned automatically to the implemented
1466                        priority bits of the microcontroller.
1467 */
1468__STATIC_INLINE uint32_t NVIC_GetPriority(IRQn_Type IRQn)
1469{
1470
1471  if((int32_t)IRQn < 0) {
1472    return(((uint32_t)SCB->SHP[(((uint32_t)(int32_t)IRQn) & 0xFUL)-4UL] >> (8 - __NVIC_PRIO_BITS)));
1473  }
1474  else {
1475    return(((uint32_t)NVIC->IP[((uint32_t)(int32_t)IRQn)]               >> (8 - __NVIC_PRIO_BITS)));
1476  }
1477}
1478
1479
1480/** \brief  Encode Priority
1481
1482    The function encodes the priority for an interrupt with the given priority group,
1483    preemptive priority value, and subpriority value.
1484    In case of a conflict between priority grouping and available
1485    priority bits (__NVIC_PRIO_BITS), the smallest possible priority group is set.
1486
1487    \param [in]     PriorityGroup  Used priority group.
1488    \param [in]   PreemptPriority  Preemptive priority value (starting from 0).
1489    \param [in]       SubPriority  Subpriority value (starting from 0).
1490    \return                        Encoded priority. Value can be used in the function \ref NVIC_SetPriority().
1491 */
1492__STATIC_INLINE uint32_t NVIC_EncodePriority (uint32_t PriorityGroup, uint32_t PreemptPriority, uint32_t SubPriority)
1493{
1494  uint32_t PriorityGroupTmp = (PriorityGroup & (uint32_t)0x07UL);   /* only values 0..7 are used          */
1495  uint32_t PreemptPriorityBits;
1496  uint32_t SubPriorityBits;
1497
1498  PreemptPriorityBits = ((7UL - PriorityGroupTmp) > (uint32_t)(__NVIC_PRIO_BITS)) ? (uint32_t)(__NVIC_PRIO_BITS) : (uint32_t)(7UL - PriorityGroupTmp);
1499  SubPriorityBits     = ((PriorityGroupTmp + (uint32_t)(__NVIC_PRIO_BITS)) < (uint32_t)7UL) ? (uint32_t)0UL : (uint32_t)((PriorityGroupTmp - 7UL) + (uint32_t)(__NVIC_PRIO_BITS));
1500
1501  return (
1502           ((PreemptPriority & (uint32_t)((1UL << (PreemptPriorityBits)) - 1UL)) << SubPriorityBits) |
1503           ((SubPriority     & (uint32_t)((1UL << (SubPriorityBits    )) - 1UL)))
1504         );
1505}
1506
1507
1508/** \brief  Decode Priority
1509
1510    The function decodes an interrupt priority value with a given priority group to
1511    preemptive priority value and subpriority value.
1512    In case of a conflict between priority grouping and available
1513    priority bits (__NVIC_PRIO_BITS) the smallest possible priority group is set.
1514
1515    \param [in]         Priority   Priority value, which can be retrieved with the function \ref NVIC_GetPriority().
1516    \param [in]     PriorityGroup  Used priority group.
1517    \param [out] pPreemptPriority  Preemptive priority value (starting from 0).
1518    \param [out]     pSubPriority  Subpriority value (starting from 0).
1519 */
1520__STATIC_INLINE void NVIC_DecodePriority (uint32_t Priority, uint32_t PriorityGroup, uint32_t* pPreemptPriority, uint32_t* pSubPriority)
1521{
1522  uint32_t PriorityGroupTmp = (PriorityGroup & (uint32_t)0x07UL);   /* only values 0..7 are used          */
1523  uint32_t PreemptPriorityBits;
1524  uint32_t SubPriorityBits;
1525
1526  PreemptPriorityBits = ((7UL - PriorityGroupTmp) > (uint32_t)(__NVIC_PRIO_BITS)) ? (uint32_t)(__NVIC_PRIO_BITS) : (uint32_t)(7UL - PriorityGroupTmp);
1527  SubPriorityBits     = ((PriorityGroupTmp + (uint32_t)(__NVIC_PRIO_BITS)) < (uint32_t)7UL) ? (uint32_t)0UL : (uint32_t)((PriorityGroupTmp - 7UL) + (uint32_t)(__NVIC_PRIO_BITS));
1528
1529  *pPreemptPriority = (Priority >> SubPriorityBits) & (uint32_t)((1UL << (PreemptPriorityBits)) - 1UL);
1530  *pSubPriority     = (Priority                   ) & (uint32_t)((1UL << (SubPriorityBits    )) - 1UL);
1531}
1532
1533
1534/** \brief  System Reset
1535
1536    The function initiates a system reset request to reset the MCU.
1537 */
1538__STATIC_INLINE void NVIC_SystemReset(void)
1539{
1540  __DSB();                                                          /* Ensure all outstanding memory accesses included
1541                                                                       buffered write are completed before reset */
1542  SCB->AIRCR  = (uint32_t)((0x5FAUL << SCB_AIRCR_VECTKEY_Pos)    |
1543                           (SCB->AIRCR & SCB_AIRCR_PRIGROUP_Msk) |
1544                            SCB_AIRCR_SYSRESETREQ_Msk    );         /* Keep priority group unchanged */
1545  __DSB();                                                          /* Ensure completion of memory access */
1546  while(1) { __NOP(); }                                             /* wait until reset */
1547}
1548
1549/*@} end of CMSIS_Core_NVICFunctions */
1550
1551
1552
1553/* ##################################    SysTick function  ############################################ */
1554/** \ingroup  CMSIS_Core_FunctionInterface
1555    \defgroup CMSIS_Core_SysTickFunctions SysTick Functions
1556    \brief      Functions that configure the System.
1557  @{
1558 */
1559
1560#if (__Vendor_SysTickConfig == 0)
1561
1562/** \brief  System Tick Configuration
1563
1564    The function initializes the System Timer and its interrupt, and starts the System Tick Timer.
1565    Counter is in free running mode to generate periodic interrupts.
1566
1567    \param [in]  ticks  Number of ticks between two interrupts.
1568
1569    \return          0  Function succeeded.
1570    \return          1  Function failed.
1571
1572    \note     When the variable <b>__Vendor_SysTickConfig</b> is set to 1, then the
1573    function <b>SysTick_Config</b> is not included. In this case, the file <b><i>device</i>.h</b>
1574    must contain a vendor-specific implementation of this function.
1575
1576 */
1577__STATIC_INLINE uint32_t SysTick_Config(uint32_t ticks)
1578{
1579  if ((ticks - 1UL) > SysTick_LOAD_RELOAD_Msk) { return (1UL); }    /* Reload value impossible */
1580
1581  SysTick->LOAD  = (uint32_t)(ticks - 1UL);                         /* set reload register */
1582  NVIC_SetPriority (SysTick_IRQn, (1UL << __NVIC_PRIO_BITS) - 1UL); /* set Priority for Systick Interrupt */
1583  SysTick->VAL   = 0UL;                                             /* Load the SysTick Counter Value */
1584  SysTick->CTRL  = SysTick_CTRL_CLKSOURCE_Msk |
1585                   SysTick_CTRL_TICKINT_Msk   |
1586                   SysTick_CTRL_ENABLE_Msk;                         /* Enable SysTick IRQ and SysTick Timer */
1587  return (0UL);                                                     /* Function successful */
1588}
1589
1590#endif
1591
1592/*@} end of CMSIS_Core_SysTickFunctions */
1593
1594
1595
1596/* ##################################### Debug In/Output function ########################################### */
1597/** \ingroup  CMSIS_Core_FunctionInterface
1598    \defgroup CMSIS_core_DebugFunctions ITM Functions
1599    \brief   Functions that access the ITM debug interface.
1600  @{
1601 */
1602
1603extern volatile int32_t ITM_RxBuffer;                    /*!< External variable to receive characters.                         */
1604#define                 ITM_RXBUFFER_EMPTY    0x5AA55AA5 /*!< Value identifying \ref ITM_RxBuffer is ready for next character. */
1605
1606
1607/** \brief  ITM Send Character
1608
1609    The function transmits a character via the ITM channel 0, and
1610    \li Just returns when no debugger is connected that has booked the output.
1611    \li Is blocking when a debugger is connected, but the previous character sent has not been transmitted.
1612
1613    \param [in]     ch  Character to transmit.
1614
1615    \returns            Character to transmit.
1616 */
1617__STATIC_INLINE uint32_t ITM_SendChar (uint32_t ch)
1618{
1619  if (((ITM->TCR & ITM_TCR_ITMENA_Msk) != 0UL) &&      /* ITM enabled */
1620      ((ITM->TER & 1UL               ) != 0UL)   )     /* ITM Port #0 enabled */
1621  {
1622    while (ITM->PORT[0].u32 == 0UL) { __NOP(); }
1623    ITM->PORT[0].u8 = (uint8_t)ch;
1624  }
1625  return (ch);
1626}
1627
1628
1629/** \brief  ITM Receive Character
1630
1631    The function inputs a character via the external variable \ref ITM_RxBuffer.
1632
1633    \return             Received character.
1634    \return         -1  No character pending.
1635 */
1636__STATIC_INLINE int32_t ITM_ReceiveChar (void) {
1637  int32_t ch = -1;                           /* no character available */
1638
1639  if (ITM_RxBuffer != ITM_RXBUFFER_EMPTY) {
1640    ch = ITM_RxBuffer;
1641    ITM_RxBuffer = ITM_RXBUFFER_EMPTY;       /* ready for next character */
1642  }
1643
1644  return (ch);
1645}
1646
1647
1648/** \brief  ITM Check Character
1649
1650    The function checks whether a character is pending for reading in the variable \ref ITM_RxBuffer.
1651
1652    \return          0  No character available.
1653    \return          1  Character available.
1654 */
1655__STATIC_INLINE int32_t ITM_CheckChar (void) {
1656
1657  if (ITM_RxBuffer == ITM_RXBUFFER_EMPTY) {
1658    return (0);                                 /* no character available */
1659  } else {
1660    return (1);                                 /*    character available */
1661  }
1662}
1663
1664/*@} end of CMSIS_core_DebugFunctions */
1665
1666
1667
1668
1669#ifdef __cplusplus
1670}
1671#endif
1672
1673#endif /* __CORE_SC300_H_DEPENDANT */
1674
1675#endif /* __CMSIS_GENERIC */
Note: See TracBrowser for help on using the repository browser.