/* ******************************************* * Definitions from Motorola/FreeScale * ******************************************* */ /* * File: mcf5282.h * Purpose: MCF5282 definitions * * Notes: */ #ifndef _CPU_MCF5282_H #define _CPU_MCF5282_H /********************************************************************/ /* * File: mcf5xxx.h * Purpose: Definitions common to all ColdFire processors * * Notes: */ #ifndef _CPU_MCF5XXX_H #define _CPU_MCF5XXX_H /***********************************************************************/ /* * The basic data types * * Those are low-level so we mark them so that they may alias anything */ typedef unsigned char uint8; /* 8 bits */ typedef unsigned short int uint16 __attribute__((__may_alias__)); /* 16 bits */ typedef unsigned long int uint32 __attribute__((__may_alias__)); /* 32 bits */ typedef signed char int8; /* 8 bits */ typedef signed short int int16 __attribute__((__may_alias__)); /* 16 bits */ typedef signed long int int32 __attribute__((__may_alias__)); /* 32 bits */ typedef volatile uint8 vuint8 __attribute__((__may_alias__)); /* 8 bits */ typedef volatile uint16 vuint16 __attribute__((__may_alias__)); /* 16 bits */ typedef volatile uint32 vuint32 __attribute__((__may_alias__)); /* 32 bits */ /***********************************************************************/ /* * Common M68K & ColdFire definitions */ #define ADDRESS uint32 #define INSTRUCTION uint16 #define ILLEGAL 0x4AFC #define CPU_WORD_SIZE 16 #define MCF5XXX_SR_T (0x8000) #define MCF5XXX_SR_S (0x2000) #define MCF5XXX_SR_M (0x1000) #define MCF5XXX_SR_IPL (0x0700) #define MCF5XXX_SR_IPL_0 (0x0000) #define MCF5XXX_SR_IPL_1 (0x0100) #define MCF5XXX_SR_IPL_2 (0x0200) #define MCF5XXX_SR_IPL_3 (0x0300) #define MCF5XXX_SR_IPL_4 (0x0400) #define MCF5XXX_SR_IPL_5 (0x0500) #define MCF5XXX_SR_IPL_6 (0x0600) #define MCF5XXX_SR_IPL_7 (0x0700) #define MCF5XXX_SR_X (0x0010) #define MCF5XXX_SR_N (0x0008) #define MCF5XXX_SR_Z (0x0004) #define MCF5XXX_SR_V (0x0002) #define MCF5XXX_SR_C (0x0001) /* * Used to set the initialize the cacr register to the BSP's desired * starting value. */ void mcf5xxx_initialize_cacr(uint32_t); #define MCF5XXX_CACR_CENB (0x80000000) #define MCF5XXX_CACR_CPDI (0x10000000) #define MCF5XXX_CACR_CPD (0x10000000) #define MCF5XXX_CACR_CFRZ (0x08000000) #define MCF5XXX_CACR_CINV (0x01000000) #define MCF5XXX_CACR_DIDI (0x00800000) #define MCF5XXX_CACR_DISD (0x00400000) #define MCF5XXX_CACR_INVI (0x00200000) #define MCF5XXX_CACR_INVD (0x00100000) #define MCF5XXX_CACR_CEIB (0x00000400) #define MCF5XXX_CACR_DCM_WR (0x00000000) #define MCF5XXX_CACR_DCM_CB (0x00000100) #define MCF5XXX_CACR_DCM_IP (0x00000200) #define MCF5XXX_CACR_DCM (0x00000200) #define MCF5XXX_CACR_DCM_II (0x00000300) #define MCF5XXX_CACR_DBWE (0x00000100) #define MCF5XXX_CACR_DWP (0x00000020) #define MCF5XXX_CACR_EUST (0x00000010) #define MCF5XXX_CACR_CLNF_00 (0x00000000) #define MCF5XXX_CACR_CLNF_01 (0x00000002) #define MCF5XXX_CACR_CLNF_10 (0x00000004) #define MCF5XXX_CACR_CLNF_11 (0x00000006) #define MCF5XXX_ACR_AB(a) ((a)&0xFF000000) #define MCF5XXX_ACR_AM(a) (((a)&0xFF000000) >> 8) #define MCF5XXX_ACR_EN (0x00008000) #define MCF5XXX_ACR_SM_USER (0x00000000) #define MCF5XXX_ACR_SM_SUPER (0x00002000) #define MCF5XXX_ACR_SM_IGNORE (0x00006000) #define MCF5XXX_ACR_ENIB (0x00000080) #define MCF5XXX_ACR_CM (0x00000040) #define MCF5XXX_ACR_DCM_WR (0x00000000) #define MCF5XXX_ACR_DCM_CB (0x00000020) #define MCF5XXX_ACR_DCM_IP (0x00000040) #define MCF5XXX_ACR_DCM_II (0x00000060) #define MCF5XXX_ACR_CM (0x00000040) #define MCF5XXX_ACR_BWE (0x00000020) #define MCF5XXX_ACR_WP (0x00000004) #define MCF5XXX_RAMBAR_BA(a) ((a)&0xFFFFC000) #define MCF5XXX_RAMBAR_PRI_00 (0x00000000) #define MCF5XXX_RAMBAR_PRI_01 (0x00004000) #define MCF5XXX_RAMBAR_PRI_10 (0x00008000) #define MCF5XXX_RAMBAR_PRI_11 (0x0000C000) #define MCF5XXX_RAMBAR_WP (0x00000100) #define MCF5XXX_RAMBAR_CI (0x00000020) #define MCF5XXX_RAMBAR_SC (0x00000010) #define MCF5XXX_RAMBAR_SD (0x00000008) #define MCF5XXX_RAMBAR_UC (0x00000004) #define MCF5XXX_RAMBAR_UD (0x00000002) #define MCF5XXX_RAMBAR_V (0x00000001) /***********************************************************************/ /* * The ColdFire family of processors has a simplified exception stack * frame that looks like the following: * * 3322222222221111 111111 * 1098765432109876 5432109876543210 * 8 +----------------+----------------+ * | Program Counter | * 4 +----------------+----------------+ * |FS/Fmt/Vector/FS| SR | * SP --> 0 +----------------+----------------+ * * The stack self-aligns to a 4-byte boundary at an exception, with * the FS/Fmt/Vector/FS field indicating the size of the adjustment * (SP += 0,1,2,3 bytes). */ #define MCF5XXX_RD_SF_FORMAT(PTR) \ ((*((uint16 *)(PTR)) >> 12) & 0x00FF) #define MCF5XXX_RD_SF_VECTOR(PTR) \ ((*((uint16 *)(PTR)) >> 2) & 0x00FF) #define MCF5XXX_RD_SF_FS(PTR) \ ( ((*((uint16 *)(PTR)) & 0x0C00) >> 8) | (*((uint16 *)(PTR)) & 0x0003) ) #define MCF5XXX_SF_SR(PTR) *((uint16 *)(PTR)+1) #define MCF5XXX_SF_PC(PTR) *((uint32 *)(PTR)+1) /********************************************************************/ /* * Functions provided by mcf5xxx.s */ int asm_set_ipl (uint32); void mcf5xxx_wr_cacr (uint32); void mcf5xxx_wr_acr0 (uint32); void mcf5xxx_wr_acr1 (uint32); void mcf5xxx_wr_acr2 (uint32); void mcf5xxx_wr_acr3 (uint32); void mcf5xxx_wr_other_a7 (uint32); void mcf5xxx_wr_other_sp (uint32); void mcf5xxx_wr_vbr (uint32); void mcf5xxx_wr_macsr (uint32); void mcf5xxx_wr_mask (uint32); void mcf5xxx_wr_acc0 (uint32); void mcf5xxx_wr_accext01 (uint32); void mcf5xxx_wr_accext23 (uint32); void mcf5xxx_wr_acc1 (uint32); void mcf5xxx_wr_acc2 (uint32); void mcf5xxx_wr_acc3 (uint32); void mcf5xxx_wr_sr (uint32); void mcf5xxx_wr_rambar0 (uint32); void mcf5xxx_wr_rambar1 (uint32); void mcf5xxx_wr_mbar (uint32); void mcf5xxx_wr_mbar0 (uint32); void mcf5xxx_wr_mbar1 (uint32); /********************************************************************/ #endif /* _CPU_MCF5XXX_H */ /********************************************************************/ /* * Memory map definitions from linker command files */ extern uint8 __IPSBAR[]; /********************************************************************* * * System Control Module (SCM) * *********************************************************************/ /* Read/Write access macros for general use */ #define MCF5282_SCM_IPSBAR (*(vuint32 *)(&__IPSBAR[0x0000])) #define MCF5282_SCM_RAMBAR (*(vuint32 *)(&__IPSBAR[0x0008])) #define MCF5282_SCM_CRSR (*(vuint8 *)(&__IPSBAR[0x0010])) #define MCF5282_SCM_CWCR (*(vuint8 *)(&__IPSBAR[0x0011])) #define MCF5282_SCM_LPICR (*(vuint8 *)(&__IPSBAR[0x0012])) #define MCF5282_SCM_CWSR (*(vuint8 *)(&__IPSBAR[0x0013])) #define MCF5282_SCM_DMAREQC (*(vuint32 *)(&__IPSBAR[0x0014])) #define MCF5282_SCM_MPARK (*(vuint32 *)(&__IPSBAR[0x001C])) #define MCF5282_SCM_MPR (*(vuint8 *)(&__IPSBAR[0x0020])) #define MCF5282_SCM_PACR0 (*(vuint8 *)(&__IPSBAR[0x0024])) #define MCF5282_SCM_PACR1 (*(vuint8 *)(&__IPSBAR[0x0025])) #define MCF5282_SCM_PACR2 (*(vuint8 *)(&__IPSBAR[0x0026])) #define MCF5282_SCM_PACR3 (*(vuint8 *)(&__IPSBAR[0x0027])) #define MCF5282_SCM_PACR4 (*(vuint8 *)(&__IPSBAR[0x0028])) #define MCF5282_SCM_PACR5 (*(vuint8 *)(&__IPSBAR[0x002A])) #define MCF5282_SCM_PACR6 (*(vuint8 *)(&__IPSBAR[0x002B])) #define MCF5282_SCM_PACR7 (*(vuint8 *)(&__IPSBAR[0x002C])) #define MCF5282_SCM_PACR8 (*(vuint8 *)(&__IPSBAR[0x002E])) #define MCF5282_SCM_GPACR0 (*(vuint8 *)(&__IPSBAR[0x0030])) #define MCF5282_SCM_GPACR1 (*(vuint8 *)(&__IPSBAR[0x0031])) /* Bit level definitions and macros */ #define MCF5282_SCM_IPSBAR_BA(x) ((x)&0xC0000000) #define MCF5282_SCM_IPSBAR_V (0x00000001) #define MCF5282_SCM_RAMBAR_BA(x) ((x)&0xFFFF0000) #define MCF5282_SCM_RAMBAR_BDE (0x00000200) #define MCF5282_SCM_CRSR_EXT (0x80) #define MCF5282_SCM_CRSR_CWDR (0x20) #define MCF5282_SCM_CWCR_CWE (0x80) #define MCF5282_SCM_CWCR_CWRI (0x40) #define MCF5282_SCM_CWCR_CWT(x) (((x)&0x03)<<3) #define MCF5282_SCM_CWCR_CWTA (0x04) #define MCF5282_SCM_CWCR_CWTAVAL (0x02) #define MCF5282_SCM_CWCR_CWTIC (0x01) #define MCF5282_SCM_LPICR_ENBSTOP (0x80) #define MCF5282_SCM_LPICR_XSTOP_IPL(x) (((x)&0x07)<<4) #define MCF5282_SCM_CWSR_SEQ1 (0x55) #define MCF5282_SCM_CWSR_SEQ2 (0xAA) #define MCF5282_SCM_DMAREQC_DMAC3(x) (((x)&0x000F)<<12) #define MCF5282_SCM_DMAREQC_DMAC2(x) (((x)&0x000F)<<8) #define MCF5282_SCM_DMAREQC_DMAC1(x) (((x)&0x000F)<<4) #define MCF5282_SCM_DMAREQC_DMAC0(x) (((x)&0x000F)) #define MCF5282_SCM_DMAREQC_DMATIMER0 (0x4) #define MCF5282_SCM_DMAREQC_DMATIMER1 (0x5) #define MCF5282_SCM_DMAREQC_DMATIMER2 (0x6) #define MCF5282_SCM_DMAREQC_DMATIMER3 (0x7) #define MCF5282_SCM_DMAREQC_UART0 (0x8) #define MCF5282_SCM_DMAREQC_UART1 (0x9) #define MCF5282_SCM_DMAREQC_UART2 (0xA) #define MCF5282_SCM_MPARK_M2_P_EN (0x02000000) #define MCF5282_SCM_MPARK_BCR24BIT (0x01000000) #define MCF5282_SCM_MPARK_M3_PRTY(x) (((x)&0x03)<<22) #define MCF5282_SCM_MPARK_M2_PRTY(x) (((x)&0x03)<<20) #define MCF5282_SCM_MPARK_M0_PRTY(x) (((x)&0x03)<<18) #define MCF5282_SCM_MPARK_M1_PRTY(x) (((x)&0x03)<<16) #define MCF5282_SCM_MPARK_FIXED (0x00040000) #define MCF5282_SCM_MPARK_TIMEOUT (0x00020000) #define MCF5282_SCM_MPARK_PRK_LAST (0x00010000) #define MCF5282_SCM_MPARK_LCKOUT_TIME(x) (((x)&0x000F)<<8) #define MCF5282_SCM_MPARK_MX_PRTY_FIRST (0x3) #define MCF5282_SCM_MPARK_MX_PRTY_SECOND (0x2) #define MCF5282_SCM_MPARK_MX_PRTY_THIRD (0x1) #define MCF5282_SCM_MPARK_MX_PRTY_FOURTH (0x0) #define MCF5282_SCM_MPR_MPR(x) (((x)&0x0F)) #define MCF5282_SCM_PACR_LOCK1 (0x80) #define MCF5282_SCM_PACR_ACCESSCTRL1(x) (((x)&0x07)<<4) #define MCF5282_SCM_PACR_LOCK0 (0x08) #define MCF5282_SCM_PACR_ACCESSCTRL0(x) (((x)&0x07)) #define MCF5282_SCM_PACR_RW_NA (0x0) #define MCF5282_SCM_PACR_R_NA (0x1) #define MCF5282_SCM_PACR_R_R (0x2) #define MCF5282_SCM_PACR_RW_RW (0x4) #define MCF5282_SCM_PACR_RW_R (0x5) #define MCF5282_SCM_PACR_NA_NA (0x7) #define MCF5282_SCM_GPACR_LOCK (0x80) #define MCF5282_SCM_GPACR_ACCESSCTRL(x) (((x)&0x0F)) #define MCF5282_SCM_GPACR_ACCESSCTRL_RW_NA (0x0) #define MCF5282_SCM_GPACR_ACCESSCTRL_R_NA (0x1) #define MCF5282_SCM_GPACR_ACCESSCTRL_R_R (0x2) #define MCF5282_SCM_GPACR_ACCESSCTRL_RW_RW (0x4) #define MCF5282_SCM_GPACR_ACCESSCTRL_RW_R (0x5) #define MCF5282_SCM_GPACR_ACCESSCTRL_NA_NA (0x7) #define MCF5282_SCM_GPACR_ACCESSCTRL_RWE_NA (0x8) #define MCF5282_SCM_GPACR_ACCESSCTRL_RE_NA (0x9) #define MCF5282_SCM_GPACR_ACCESSCTRL_RE_RE (0xA) #define MCF5282_SCM_GPACR_ACCESSCTRL_E_NA (0xB) #define MCF5282_SCM_GPACR_ACCESSCTRL_RWE_RWE (0xC) #define MCF5282_SCM_GPACR_ACCESSCTRL_RWE_RE (0xD) #define MCF5282_SCM_GPACR_ACCESSCTRL_RWE_E (0xF) /********************************************************************* * * SDRAM Controller Module * *********************************************************************/ /* Read/Write access macros for general use */ #define MCF5282_SDRAMC_DCR (*(vuint16 *)(&__IPSBAR[0x0040])) #define MCF5282_SDRAMC_DACR0 (*(vuint32 *)(&__IPSBAR[0x0048])) #define MCF5282_SDRAMC_DMR0 (*(vuint32 *)(&__IPSBAR[0x004C])) #define MCF5282_SDRAMC_DACR1 (*(vuint32 *)(&__IPSBAR[0x0050])) #define MCF5282_SDRAMC_DMR1 (*(vuint32 *)(&__IPSBAR[0x0054])) /* Bit level definitions and macros */ #define MCF5282_SDRAMC_DCR_NAM (0x2000) #define MCF5282_SDRAMC_DCR_COC (0x1000) #define MCF5282_SDRAMC_DCR_IS (0x0800) #define MCF5282_SDRAMC_DCR_RTIM_3 (0x0000) #define MCF5282_SDRAMC_DCR_RTIM_6 (0x0200) #define MCF5282_SDRAMC_DCR_RTIM_9 (0x0400) #define MCF5282_SDRAMC_DCR_RC(x) ((x)&0x01FF) #define MCF5282_SDRAMC_DACR_BASE(x) ((x)&0xFFFC0000) #define MCF5282_SDRAMC_DACR_RE (0x00008000) #define MCF5282_SDRAMC_DACR_CASL(x) (((x)&0x03)<<12) #define MCF5282_SDRAMC_DACR_CBM(x) (((x)&0x07)<<8) #define MCF5282_SDRAMC_DACR_PS_32 (0x00000000) #define MCF5282_SDRAMC_DACR_PS_8 (0x00000010) #define MCF5282_SDRAMC_DACR_PS_16 (0x00000020) #define MCF5282_SDRAMC_DACR_IMRS (0x00000040) #define MCF5282_SDRAMC_DACR_IP (0x00000008) #define MCF5282_SDRAMC_DMR_BAM_4G (0xFFFC0000) #define MCF5282_SDRAMC_DMR_BAM_2G (0x7FFC0000) #define MCF5282_SDRAMC_DMR_BAM_1G (0x3FFC0000) #define MCF5282_SDRAMC_DMR_BAM_1024M (0x3FFC0000) #define MCF5282_SDRAMC_DMR_BAM_512M (0x1FFC0000) #define MCF5282_SDRAMC_DMR_BAM_256M (0x0FFC0000) #define MCF5282_SDRAMC_DMR_BAM_128M (0x07FC0000) #define MCF5282_SDRAMC_DMR_BAM_64M (0x03FC0000) #define MCF5282_SDRAMC_DMR_BAM_32M (0x01FC0000) #define MCF5282_SDRAMC_DMR_BAM_16M (0x00FC0000) #define MCF5282_SDRAMC_DMR_BAM_8M (0x007C0000) #define MCF5282_SDRAMC_DMR_BAM_4M (0x003C0000) #define MCF5282_SDRAMC_DMR_BAM_2M (0x001C0000) #define MCF5282_SDRAMC_DMR_BAM_1M (0x000C0000) #define MCF5282_SDRAMC_DMR_BAM_1024K (0x000C0000) #define MCF5282_SDRAMC_DMR_BAM_512K (0x00040000) #define MCF5282_SDRAMC_DMR_BAM_256K (0x00000000) #define MCF5282_SDRAMC_DMR_WP (0x00000100) #define MCF5282_SDRAMC_DMR_CI (0x00000040) #define MCF5282_SDRAMC_DMR_AM (0x00000020) #define MCF5282_SDRAMC_DMR_SC (0x00000010) #define MCF5282_SDRAMC_DMR_SD (0x00000008) #define MCF5282_SDRAMC_DMR_UC (0x00000004) #define MCF5282_SDRAMC_DMR_UD (0x00000002) #define MCF5282_SDRAMC_DMR_V (0x00000001) /********************************************************************* * * Chip Select Module * *********************************************************************/ /* Read/Write access macros for general use */ #define MCF5282_CS0_CSAR (*(vuint16 *)(&__IPSBAR[0x0080])) #define MCF5282_CS0_CSMR (*(vuint32 *)(&__IPSBAR[0x0084])) #define MCF5282_CS0_CSCR (*(vuint16 *)(&__IPSBAR[0x008A])) #define MCF5282_CS1_CSAR (*(vuint16 *)(&__IPSBAR[0x008C])) #define MCF5282_CS1_CSMR (*(vuint32 *)(&__IPSBAR[0x0090])) #define MCF5282_CS1_CSCR (*(vuint16 *)(&__IPSBAR[0x0096])) #define MCF5282_CS2_CSAR (*(vuint16 *)(&__IPSBAR[0x0098])) #define MCF5282_CS2_CSMR (*(vuint32 *)(&__IPSBAR[0x009C])) #define MCF5282_CS2_CSCR (*(vuint16 *)(&__IPSBAR[0x00A2])) #define MCF5282_CS3_CSAR (*(vuint16 *)(&__IPSBAR[0x00A4])) #define MCF5282_CS3_CSMR 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