source: rtems/bsps/arm/include/core_cm7.h @ 15359bb

5
Last change on this file since 15359bb was 15359bb, checked in by Sebastian Huber <sebastian.huber@…>, on 03/07/19 at 10:56:31

bsps/arm: Adjust CMSIS Doxygen groups

Update #3706.

  • Property mode set to 100644
File size: 136.4 KB
Line 
1/**************************************************************************//**
2 * @file
3 * @brief    CMSIS Cortex-M7 Core Peripheral Access Layer Header File
4 * @version  V4.30
5 * @date     20. October 2015
6 ******************************************************************************/
7/* Copyright (c) 2009 - 2015 ARM LIMITED
8
9   All rights reserved.
10   Redistribution and use in source and binary forms, with or without
11   modification, are permitted provided that the following conditions are met:
12   - Redistributions of source code must retain the above copyright
13     notice, this list of conditions and the following disclaimer.
14   - Redistributions in binary form must reproduce the above copyright
15     notice, this list of conditions and the following disclaimer in the
16     documentation and/or other materials provided with the distribution.
17   - Neither the name of ARM nor the names of its contributors may be used
18     to endorse or promote products derived from this software without
19     specific prior written permission.
20   *
21   THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS"
22   AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
23   IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
24   ARE DISCLAIMED. IN NO EVENT SHALL COPYRIGHT HOLDERS AND CONTRIBUTORS BE
25   LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
26   CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
27   SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
28   INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
29   CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
30   ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE
31   POSSIBILITY OF SUCH DAMAGE.
32   ---------------------------------------------------------------------------*/
33
34
35#if   defined ( __ICCARM__ )
36 #pragma system_include         /* treat file as system include file for MISRA check */
37#elif defined(__ARMCC_VERSION) && (__ARMCC_VERSION >= 6010050)
38  #pragma clang system_header   /* treat file as system include file */
39#endif
40
41#ifndef __CORE_CM7_H_GENERIC
42#define __CORE_CM7_H_GENERIC
43
44#include <stdint.h>
45
46#ifdef __cplusplus
47 extern "C" {
48#endif
49
50/**
51  \page CMSIS_MISRA_Exceptions  MISRA-C:2004 Compliance Exceptions
52  CMSIS violates the following MISRA-C:2004 rules:
53
54   \li Required Rule 8.5, object/function definition in header file.<br>
55     Function definitions in header files are used to allow 'inlining'.
56
57   \li Required Rule 18.4, declaration of union type or object of union type: '{...}'.<br>
58     Unions are used for effective representation of core registers.
59
60   \li Advisory Rule 19.7, Function-like macro defined.<br>
61     Function-like macros are used to allow more efficient code.
62 */
63
64
65/*******************************************************************************
66 *                 CMSIS definitions
67 ******************************************************************************/
68/**
69  \ingroup Cortex_M7
70  @{
71 */
72
73/*  CMSIS CM7 definitions */
74#define __CM7_CMSIS_VERSION_MAIN  (0x04U)                                      /*!< [31:16] CMSIS HAL main version */
75#define __CM7_CMSIS_VERSION_SUB   (0x1EU)                                      /*!< [15:0]  CMSIS HAL sub version */
76#define __CM7_CMSIS_VERSION       ((__CM7_CMSIS_VERSION_MAIN << 16U) | \
77                                    __CM7_CMSIS_VERSION_SUB           )        /*!< CMSIS HAL version number */
78
79#define __CORTEX_M                (0x07U)                                      /*!< Cortex-M Core */
80
81
82#if   defined ( __CC_ARM )
83  #define __ASM            __asm                                      /*!< asm keyword for ARM Compiler */
84  #define __INLINE         __inline                                   /*!< inline keyword for ARM Compiler */
85  #define __STATIC_INLINE  static __inline
86
87#elif defined(__ARMCC_VERSION) && (__ARMCC_VERSION >= 6010050)
88  #define __ASM            __asm                                      /*!< asm keyword for ARM Compiler */
89  #define __INLINE         __inline                                   /*!< inline keyword for ARM Compiler */
90  #define __STATIC_INLINE  static __inline
91
92#elif defined ( __GNUC__ )
93  #define __ASM            __asm                                      /*!< asm keyword for GNU Compiler */
94  #define __INLINE         inline                                     /*!< inline keyword for GNU Compiler */
95  #define __STATIC_INLINE  static inline
96
97#elif defined ( __ICCARM__ )
98  #define __ASM            __asm                                      /*!< asm keyword for IAR Compiler */
99  #define __INLINE         inline                                     /*!< inline keyword for IAR Compiler. Only available in High optimization mode! */
100  #define __STATIC_INLINE  static inline
101
102#elif defined ( __TMS470__ )
103  #define __ASM            __asm                                      /*!< asm keyword for TI CCS Compiler */
104  #define __STATIC_INLINE  static inline
105
106#elif defined ( __TASKING__ )
107  #define __ASM            __asm                                      /*!< asm keyword for TASKING Compiler */
108  #define __INLINE         inline                                     /*!< inline keyword for TASKING Compiler */
109  #define __STATIC_INLINE  static inline
110
111#elif defined ( __CSMC__ )
112  #define __packed
113  #define __ASM            _asm                                      /*!< asm keyword for COSMIC Compiler */
114  #define __INLINE         inline                                    /*!< inline keyword for COSMIC Compiler. Use -pc99 on compile line */
115  #define __STATIC_INLINE  static inline
116
117#else
118  #error Unknown compiler
119#endif
120
121/** __FPU_USED indicates whether an FPU is used or not.
122    For this, __FPU_PRESENT has to be checked prior to making use of FPU specific registers and functions.
123*/
124#if defined ( __CC_ARM )
125  #if defined __TARGET_FPU_VFP
126    #if (__FPU_PRESENT == 1U)
127      #define __FPU_USED       1U
128    #else
129      #error "Compiler generates FPU instructions for a device without an FPU (check __FPU_PRESENT)"
130      #define __FPU_USED       0U
131    #endif
132  #else
133    #define __FPU_USED         0U
134  #endif
135
136#elif defined(__ARMCC_VERSION) && (__ARMCC_VERSION >= 6010050)
137  #if defined __ARM_PCS_VFP
138    #if (__FPU_PRESENT == 1)
139      #define __FPU_USED       1U
140    #else
141      #warning "Compiler generates FPU instructions for a device without an FPU (check __FPU_PRESENT)"
142      #define __FPU_USED       0U
143    #endif
144  #else
145    #define __FPU_USED         0U
146  #endif
147
148#elif defined ( __GNUC__ )
149  #if defined (__VFP_FP__) && !defined(__SOFTFP__)
150    #if (__FPU_PRESENT == 1U)
151      #define __FPU_USED       1U
152    #else
153      #error "Compiler generates FPU instructions for a device without an FPU (check __FPU_PRESENT)"
154      #define __FPU_USED       0U
155    #endif
156  #else
157    #define __FPU_USED         0U
158  #endif
159
160#elif defined ( __ICCARM__ )
161  #if defined __ARMVFP__
162    #if (__FPU_PRESENT == 1U)
163      #define __FPU_USED       1U
164    #else
165      #error "Compiler generates FPU instructions for a device without an FPU (check __FPU_PRESENT)"
166      #define __FPU_USED       0U
167    #endif
168  #else
169    #define __FPU_USED         0U
170  #endif
171
172#elif defined ( __TMS470__ )
173  #if defined __TI_VFP_SUPPORT__
174    #if (__FPU_PRESENT == 1U)
175      #define __FPU_USED       1U
176    #else
177      #error "Compiler generates FPU instructions for a device without an FPU (check __FPU_PRESENT)"
178      #define __FPU_USED       0U
179    #endif
180  #else
181    #define __FPU_USED         0U
182  #endif
183
184#elif defined ( __TASKING__ )
185  #if defined __FPU_VFP__
186    #if (__FPU_PRESENT == 1U)
187      #define __FPU_USED       1U
188    #else
189      #error "Compiler generates FPU instructions for a device without an FPU (check __FPU_PRESENT)"
190      #define __FPU_USED       0U
191    #endif
192  #else
193    #define __FPU_USED         0U
194  #endif
195
196#elif defined ( __CSMC__ )
197  #if ( __CSMC__ & 0x400U)
198    #if (__FPU_PRESENT == 1U)
199      #define __FPU_USED       1U
200    #else
201      #error "Compiler generates FPU instructions for a device without an FPU (check __FPU_PRESENT)"
202      #define __FPU_USED       0U
203    #endif
204  #else
205    #define __FPU_USED         0U
206  #endif
207
208#endif
209
210#include "core_cmInstr.h"                /* Core Instruction Access */
211#include "core_cmFunc.h"                 /* Core Function Access */
212#include "core_cmSimd.h"                 /* Compiler specific SIMD Intrinsics */
213
214#ifdef __cplusplus
215}
216#endif
217
218#endif /* __CORE_CM7_H_GENERIC */
219
220#ifndef __CMSIS_GENERIC
221
222#ifndef __CORE_CM7_H_DEPENDANT
223#define __CORE_CM7_H_DEPENDANT
224
225#ifdef __cplusplus
226 extern "C" {
227#endif
228
229/* check device defines and use defaults */
230#if defined __CHECK_DEVICE_DEFINES
231  #ifndef __CM7_REV
232    #define __CM7_REV               0x0000U
233    #warning "__CM7_REV not defined in device header file; using default!"
234  #endif
235
236  #ifndef __FPU_PRESENT
237    #define __FPU_PRESENT             0U
238    #warning "__FPU_PRESENT not defined in device header file; using default!"
239  #endif
240
241  #ifndef __MPU_PRESENT
242    #define __MPU_PRESENT             0U
243    #warning "__MPU_PRESENT not defined in device header file; using default!"
244  #endif
245
246  #ifndef __ICACHE_PRESENT
247    #define __ICACHE_PRESENT          0U
248    #warning "__ICACHE_PRESENT not defined in device header file; using default!"
249  #endif
250
251  #ifndef __DCACHE_PRESENT
252    #define __DCACHE_PRESENT          0U
253    #warning "__DCACHE_PRESENT not defined in device header file; using default!"
254  #endif
255
256  #ifndef __DTCM_PRESENT
257    #define __DTCM_PRESENT            0U
258    #warning "__DTCM_PRESENT        not defined in device header file; using default!"
259  #endif
260
261  #ifndef __NVIC_PRIO_BITS
262    #define __NVIC_PRIO_BITS          3U
263    #warning "__NVIC_PRIO_BITS not defined in device header file; using default!"
264  #endif
265
266  #ifndef __Vendor_SysTickConfig
267    #define __Vendor_SysTickConfig    0U
268    #warning "__Vendor_SysTickConfig not defined in device header file; using default!"
269  #endif
270#endif
271
272/* IO definitions (access restrictions to peripheral registers) */
273/**
274    \defgroup CMSIS_glob_defs CMSIS Global Defines
275    \ingroup CMSIS
276
277    <strong>IO Type Qualifiers</strong> are used
278    \li to specify the access to peripheral variables.
279    \li for automatic generation of peripheral register debug information.
280*/
281#ifdef __cplusplus
282  #define   __I     volatile             /*!< Defines 'read only' permissions */
283#else
284  #define   __I     volatile const       /*!< Defines 'read only' permissions */
285#endif
286#define     __O     volatile             /*!< Defines 'write only' permissions */
287#define     __IO    volatile             /*!< Defines 'read / write' permissions */
288
289/* following defines should be used for structure members */
290#define     __IM     volatile const      /*! Defines 'read only' structure member permissions */
291#define     __OM     volatile            /*! Defines 'write only' structure member permissions */
292#define     __IOM    volatile            /*! Defines 'read / write' structure member permissions */
293
294/*@} end of group Cortex_M7 */
295
296
297
298/*******************************************************************************
299 *                 Register Abstraction
300  Core Register contain:
301  - Core Register
302  - Core NVIC Register
303  - Core SCB Register
304  - Core SysTick Register
305  - Core Debug Register
306  - Core MPU Register
307  - Core FPU Register
308 ******************************************************************************/
309/**
310  \defgroup CMSIS_core_register Defines and Type Definitions
311  \ingroup CMSIS
312  \brief Type definitions and defines for Cortex-M processor based devices.
313*/
314
315/**
316  \ingroup    CMSIS_core_register
317  \defgroup   CMSIS_CORE  Status and Control Registers
318  \brief      Core Register type definitions.
319  @{
320 */
321
322/**
323  \brief  Union type to access the Application Program Status Register (APSR).
324 */
325typedef union
326{
327  struct
328  {
329    uint32_t _reserved0:16;              /*!< bit:  0..15  Reserved */
330    uint32_t GE:4;                       /*!< bit: 16..19  Greater than or Equal flags */
331    uint32_t _reserved1:7;               /*!< bit: 20..26  Reserved */
332    uint32_t Q:1;                        /*!< bit:     27  Saturation condition flag */
333    uint32_t V:1;                        /*!< bit:     28  Overflow condition code flag */
334    uint32_t C:1;                        /*!< bit:     29  Carry condition code flag */
335    uint32_t Z:1;                        /*!< bit:     30  Zero condition code flag */
336    uint32_t N:1;                        /*!< bit:     31  Negative condition code flag */
337  } b;                                   /*!< Structure used for bit  access */
338  uint32_t w;                            /*!< Type      used for word access */
339} APSR_Type;
340
341/* APSR Register Definitions */
342#define APSR_N_Pos                         31U                                            /*!< APSR: N Position */
343#define APSR_N_Msk                         (1UL << APSR_N_Pos)                            /*!< APSR: N Mask */
344
345#define APSR_Z_Pos                         30U                                            /*!< APSR: Z Position */
346#define APSR_Z_Msk                         (1UL << APSR_Z_Pos)                            /*!< APSR: Z Mask */
347
348#define APSR_C_Pos                         29U                                            /*!< APSR: C Position */
349#define APSR_C_Msk                         (1UL << APSR_C_Pos)                            /*!< APSR: C Mask */
350
351#define APSR_V_Pos                         28U                                            /*!< APSR: V Position */
352#define APSR_V_Msk                         (1UL << APSR_V_Pos)                            /*!< APSR: V Mask */
353
354#define APSR_Q_Pos                         27U                                            /*!< APSR: Q Position */
355#define APSR_Q_Msk                         (1UL << APSR_Q_Pos)                            /*!< APSR: Q Mask */
356
357#define APSR_GE_Pos                        16U                                            /*!< APSR: GE Position */
358#define APSR_GE_Msk                        (0xFUL << APSR_GE_Pos)                         /*!< APSR: GE Mask */
359
360
361/**
362  \brief  Union type to access the Interrupt Program Status Register (IPSR).
363 */
364typedef union
365{
366  struct
367  {
368    uint32_t ISR:9;                      /*!< bit:  0.. 8  Exception number */
369    uint32_t _reserved0:23;              /*!< bit:  9..31  Reserved */
370  } b;                                   /*!< Structure used for bit  access */
371  uint32_t w;                            /*!< Type      used for word access */
372} IPSR_Type;
373
374/* IPSR Register Definitions */
375#define IPSR_ISR_Pos                        0U                                            /*!< IPSR: ISR Position */
376#define IPSR_ISR_Msk                       (0x1FFUL /*<< IPSR_ISR_Pos*/)                  /*!< IPSR: ISR Mask */
377
378
379/**
380  \brief  Union type to access the Special-Purpose Program Status Registers (xPSR).
381 */
382typedef union
383{
384  struct
385  {
386    uint32_t ISR:9;                      /*!< bit:  0.. 8  Exception number */
387    uint32_t _reserved0:7;               /*!< bit:  9..15  Reserved */
388    uint32_t GE:4;                       /*!< bit: 16..19  Greater than or Equal flags */
389    uint32_t _reserved1:4;               /*!< bit: 20..23  Reserved */
390    uint32_t T:1;                        /*!< bit:     24  Thumb bit        (read 0) */
391    uint32_t IT:2;                       /*!< bit: 25..26  saved IT state   (read 0) */
392    uint32_t Q:1;                        /*!< bit:     27  Saturation condition flag */
393    uint32_t V:1;                        /*!< bit:     28  Overflow condition code flag */
394    uint32_t C:1;                        /*!< bit:     29  Carry condition code flag */
395    uint32_t Z:1;                        /*!< bit:     30  Zero condition code flag */
396    uint32_t N:1;                        /*!< bit:     31  Negative condition code flag */
397  } b;                                   /*!< Structure used for bit  access */
398  uint32_t w;                            /*!< Type      used for word access */
399} xPSR_Type;
400
401/* xPSR Register Definitions */
402#define xPSR_N_Pos                         31U                                            /*!< xPSR: N Position */
403#define xPSR_N_Msk                         (1UL << xPSR_N_Pos)                            /*!< xPSR: N Mask */
404
405#define xPSR_Z_Pos                         30U                                            /*!< xPSR: Z Position */
406#define xPSR_Z_Msk                         (1UL << xPSR_Z_Pos)                            /*!< xPSR: Z Mask */
407
408#define xPSR_C_Pos                         29U                                            /*!< xPSR: C Position */
409#define xPSR_C_Msk                         (1UL << xPSR_C_Pos)                            /*!< xPSR: C Mask */
410
411#define xPSR_V_Pos                         28U                                            /*!< xPSR: V Position */
412#define xPSR_V_Msk                         (1UL << xPSR_V_Pos)                            /*!< xPSR: V Mask */
413
414#define xPSR_Q_Pos                         27U                                            /*!< xPSR: Q Position */
415#define xPSR_Q_Msk                         (1UL << xPSR_Q_Pos)                            /*!< xPSR: Q Mask */
416
417#define xPSR_IT_Pos                        25U                                            /*!< xPSR: IT Position */
418#define xPSR_IT_Msk                        (3UL << xPSR_IT_Pos)                           /*!< xPSR: IT Mask */
419
420#define xPSR_T_Pos                         24U                                            /*!< xPSR: T Position */
421#define xPSR_T_Msk                         (1UL << xPSR_T_Pos)                            /*!< xPSR: T Mask */
422
423#define xPSR_GE_Pos                        16U                                            /*!< xPSR: GE Position */
424#define xPSR_GE_Msk                        (0xFUL << xPSR_GE_Pos)                         /*!< xPSR: GE Mask */
425
426#define xPSR_ISR_Pos                        0U                                            /*!< xPSR: ISR Position */
427#define xPSR_ISR_Msk                       (0x1FFUL /*<< xPSR_ISR_Pos*/)                  /*!< xPSR: ISR Mask */
428
429
430/**
431  \brief  Union type to access the Control Registers (CONTROL).
432 */
433typedef union
434{
435  struct
436  {
437    uint32_t nPRIV:1;                    /*!< bit:      0  Execution privilege in Thread mode */
438    uint32_t SPSEL:1;                    /*!< bit:      1  Stack to be used */
439    uint32_t FPCA:1;                     /*!< bit:      2  FP extension active flag */
440    uint32_t _reserved0:29;              /*!< bit:  3..31  Reserved */
441  } b;                                   /*!< Structure used for bit  access */
442  uint32_t w;                            /*!< Type      used for word access */
443} CONTROL_Type;
444
445/* CONTROL Register Definitions */
446#define CONTROL_FPCA_Pos                    2U                                            /*!< CONTROL: FPCA Position */
447#define CONTROL_FPCA_Msk                   (1UL << CONTROL_FPCA_Pos)                      /*!< CONTROL: FPCA Mask */
448
449#define CONTROL_SPSEL_Pos                   1U                                            /*!< CONTROL: SPSEL Position */
450#define CONTROL_SPSEL_Msk                  (1UL << CONTROL_SPSEL_Pos)                     /*!< CONTROL: SPSEL Mask */
451
452#define CONTROL_nPRIV_Pos                   0U                                            /*!< CONTROL: nPRIV Position */
453#define CONTROL_nPRIV_Msk                  (1UL /*<< CONTROL_nPRIV_Pos*/)                 /*!< CONTROL: nPRIV Mask */
454
455/*@} end of group CMSIS_CORE */
456
457
458/**
459  \ingroup    CMSIS_core_register
460  \defgroup   CMSIS_NVIC  Nested Vectored Interrupt Controller (NVIC)
461  \brief      Type definitions for the NVIC Registers
462  @{
463 */
464
465/**
466  \brief  Structure type to access the Nested Vectored Interrupt Controller (NVIC).
467 */
468typedef struct
469{
470  __IOM uint32_t ISER[8U];               /*!< Offset: 0x000 (R/W)  Interrupt Set Enable Register */
471        uint32_t RESERVED0[24U];
472  __IOM uint32_t ICER[8U];               /*!< Offset: 0x080 (R/W)  Interrupt Clear Enable Register */
473        uint32_t RSERVED1[24U];
474  __IOM uint32_t ISPR[8U];               /*!< Offset: 0x100 (R/W)  Interrupt Set Pending Register */
475        uint32_t RESERVED2[24U];
476  __IOM uint32_t ICPR[8U];               /*!< Offset: 0x180 (R/W)  Interrupt Clear Pending Register */
477        uint32_t RESERVED3[24U];
478  __IOM uint32_t IABR[8U];               /*!< Offset: 0x200 (R/W)  Interrupt Active bit Register */
479        uint32_t RESERVED4[56U];
480  __IOM uint8_t  IP[240U];               /*!< Offset: 0x300 (R/W)  Interrupt Priority Register (8Bit wide) */
481        uint32_t RESERVED5[644U];
482  __OM  uint32_t STIR;                   /*!< Offset: 0xE00 ( /W)  Software Trigger Interrupt Register */
483}  NVIC_Type;
484
485/* Software Triggered Interrupt Register Definitions */
486#define NVIC_STIR_INTID_Pos                 0U                                         /*!< STIR: INTLINESNUM Position */
487#define NVIC_STIR_INTID_Msk                (0x1FFUL /*<< NVIC_STIR_INTID_Pos*/)        /*!< STIR: INTLINESNUM Mask */
488
489/*@} end of group CMSIS_NVIC */
490
491
492/**
493  \ingroup  CMSIS_core_register
494  \defgroup CMSIS_SCB     System Control Block (SCB)
495  \brief    Type definitions for the System Control Block Registers
496  @{
497 */
498
499/**
500  \brief  Structure type to access the System Control Block (SCB).
501 */
502typedef struct
503{
504  __IM  uint32_t CPUID;                  /*!< Offset: 0x000 (R/ )  CPUID Base Register */
505  __IOM uint32_t ICSR;                   /*!< Offset: 0x004 (R/W)  Interrupt Control and State Register */
506  __IOM uint32_t VTOR;                   /*!< Offset: 0x008 (R/W)  Vector Table Offset Register */
507  __IOM uint32_t AIRCR;                  /*!< Offset: 0x00C (R/W)  Application Interrupt and Reset Control Register */
508  __IOM uint32_t SCR;                    /*!< Offset: 0x010 (R/W)  System Control Register */
509  __IOM uint32_t CCR;                    /*!< Offset: 0x014 (R/W)  Configuration Control Register */
510  __IOM uint8_t  SHPR[12U];              /*!< Offset: 0x018 (R/W)  System Handlers Priority Registers (4-7, 8-11, 12-15) */
511  __IOM uint32_t SHCSR;                  /*!< Offset: 0x024 (R/W)  System Handler Control and State Register */
512  __IOM uint32_t CFSR;                   /*!< Offset: 0x028 (R/W)  Configurable Fault Status Register */
513  __IOM uint32_t HFSR;                   /*!< Offset: 0x02C (R/W)  HardFault Status Register */
514  __IOM uint32_t DFSR;                   /*!< Offset: 0x030 (R/W)  Debug Fault Status Register */
515  __IOM uint32_t MMFAR;                  /*!< Offset: 0x034 (R/W)  MemManage Fault Address Register */
516  __IOM uint32_t BFAR;                   /*!< Offset: 0x038 (R/W)  BusFault Address Register */
517  __IOM uint32_t AFSR;                   /*!< Offset: 0x03C (R/W)  Auxiliary Fault Status Register */
518  __IM  uint32_t ID_PFR[2U];             /*!< Offset: 0x040 (R/ )  Processor Feature Register */
519  __IM  uint32_t ID_DFR;                 /*!< Offset: 0x048 (R/ )  Debug Feature Register */
520  __IM  uint32_t ID_AFR;                 /*!< Offset: 0x04C (R/ )  Auxiliary Feature Register */
521  __IM  uint32_t ID_MFR[4U];             /*!< Offset: 0x050 (R/ )  Memory Model Feature Register */
522  __IM  uint32_t ID_ISAR[5U];            /*!< Offset: 0x060 (R/ )  Instruction Set Attributes Register */
523        uint32_t RESERVED0[1U];
524  __IM  uint32_t CLIDR;                  /*!< Offset: 0x078 (R/ )  Cache Level ID register */
525  __IM  uint32_t CTR;                    /*!< Offset: 0x07C (R/ )  Cache Type register */
526  __IM  uint32_t CCSIDR;                 /*!< Offset: 0x080 (R/ )  Cache Size ID Register */
527  __IOM uint32_t CSSELR;                 /*!< Offset: 0x084 (R/W)  Cache Size Selection Register */
528  __IOM uint32_t CPACR;                  /*!< Offset: 0x088 (R/W)  Coprocessor Access Control Register */
529        uint32_t RESERVED3[93U];
530  __OM  uint32_t STIR;                   /*!< Offset: 0x200 ( /W)  Software Triggered Interrupt Register */
531        uint32_t RESERVED4[15U];
532  __IM  uint32_t MVFR0;                  /*!< Offset: 0x240 (R/ )  Media and VFP Feature Register 0 */
533  __IM  uint32_t MVFR1;                  /*!< Offset: 0x244 (R/ )  Media and VFP Feature Register 1 */
534  __IM  uint32_t MVFR2;                  /*!< Offset: 0x248 (R/ )  Media and VFP Feature Register 1 */
535        uint32_t RESERVED5[1U];
536  __OM  uint32_t ICIALLU;                /*!< Offset: 0x250 ( /W)  I-Cache Invalidate All to PoU */
537        uint32_t RESERVED6[1U];
538  __OM  uint32_t ICIMVAU;                /*!< Offset: 0x258 ( /W)  I-Cache Invalidate by MVA to PoU */
539  __OM  uint32_t DCIMVAC;                /*!< Offset: 0x25C ( /W)  D-Cache Invalidate by MVA to PoC */
540  __OM  uint32_t DCISW;                  /*!< Offset: 0x260 ( /W)  D-Cache Invalidate by Set-way */
541  __OM  uint32_t DCCMVAU;                /*!< Offset: 0x264 ( /W)  D-Cache Clean by MVA to PoU */
542  __OM  uint32_t DCCMVAC;                /*!< Offset: 0x268 ( /W)  D-Cache Clean by MVA to PoC */
543  __OM  uint32_t DCCSW;                  /*!< Offset: 0x26C ( /W)  D-Cache Clean by Set-way */
544  __OM  uint32_t DCCIMVAC;               /*!< Offset: 0x270 ( /W)  D-Cache Clean and Invalidate by MVA to PoC */
545  __OM  uint32_t DCCISW;                 /*!< Offset: 0x274 ( /W)  D-Cache Clean and Invalidate by Set-way */
546        uint32_t RESERVED7[6U];
547  __IOM uint32_t ITCMCR;                 /*!< Offset: 0x290 (R/W)  Instruction Tightly-Coupled Memory Control Register */
548  __IOM uint32_t DTCMCR;                 /*!< Offset: 0x294 (R/W)  Data Tightly-Coupled Memory Control Registers */
549  __IOM uint32_t AHBPCR;                 /*!< Offset: 0x298 (R/W)  AHBP Control Register */
550  __IOM uint32_t CACR;                   /*!< Offset: 0x29C (R/W)  L1 Cache Control Register */
551  __IOM uint32_t AHBSCR;                 /*!< Offset: 0x2A0 (R/W)  AHB Slave Control Register */
552        uint32_t RESERVED8[1U];
553  __IOM uint32_t ABFSR;                  /*!< Offset: 0x2A8 (R/W)  Auxiliary Bus Fault Status Register */
554} SCB_Type;
555
556/* SCB CPUID Register Definitions */
557#define SCB_CPUID_IMPLEMENTER_Pos          24U                                            /*!< SCB CPUID: IMPLEMENTER Position */
558#define SCB_CPUID_IMPLEMENTER_Msk          (0xFFUL << SCB_CPUID_IMPLEMENTER_Pos)          /*!< SCB CPUID: IMPLEMENTER Mask */
559
560#define SCB_CPUID_VARIANT_Pos              20U                                            /*!< SCB CPUID: VARIANT Position */
561#define SCB_CPUID_VARIANT_Msk              (0xFUL << SCB_CPUID_VARIANT_Pos)               /*!< SCB CPUID: VARIANT Mask */
562
563#define SCB_CPUID_ARCHITECTURE_Pos         16U                                            /*!< SCB CPUID: ARCHITECTURE Position */
564#define SCB_CPUID_ARCHITECTURE_Msk         (0xFUL << SCB_CPUID_ARCHITECTURE_Pos)          /*!< SCB CPUID: ARCHITECTURE Mask */
565
566#define SCB_CPUID_PARTNO_Pos                4U                                            /*!< SCB CPUID: PARTNO Position */
567#define SCB_CPUID_PARTNO_Msk               (0xFFFUL << SCB_CPUID_PARTNO_Pos)              /*!< SCB CPUID: PARTNO Mask */
568
569#define SCB_CPUID_REVISION_Pos              0U                                            /*!< SCB CPUID: REVISION Position */
570#define SCB_CPUID_REVISION_Msk             (0xFUL /*<< SCB_CPUID_REVISION_Pos*/)          /*!< SCB CPUID: REVISION Mask */
571
572/* SCB Interrupt Control State Register Definitions */
573#define SCB_ICSR_NMIPENDSET_Pos            31U                                            /*!< SCB ICSR: NMIPENDSET Position */
574#define SCB_ICSR_NMIPENDSET_Msk            (1UL << SCB_ICSR_NMIPENDSET_Pos)               /*!< SCB ICSR: NMIPENDSET Mask */
575
576#define SCB_ICSR_PENDSVSET_Pos             28U                                            /*!< SCB ICSR: PENDSVSET Position */
577#define SCB_ICSR_PENDSVSET_Msk             (1UL << SCB_ICSR_PENDSVSET_Pos)                /*!< SCB ICSR: PENDSVSET Mask */
578
579#define SCB_ICSR_PENDSVCLR_Pos             27U                                            /*!< SCB ICSR: PENDSVCLR Position */
580#define SCB_ICSR_PENDSVCLR_Msk             (1UL << SCB_ICSR_PENDSVCLR_Pos)                /*!< SCB ICSR: PENDSVCLR Mask */
581
582#define SCB_ICSR_PENDSTSET_Pos             26U                                            /*!< SCB ICSR: PENDSTSET Position */
583#define SCB_ICSR_PENDSTSET_Msk             (1UL << SCB_ICSR_PENDSTSET_Pos)                /*!< SCB ICSR: PENDSTSET Mask */
584
585#define SCB_ICSR_PENDSTCLR_Pos             25U                                            /*!< SCB ICSR: PENDSTCLR Position */
586#define SCB_ICSR_PENDSTCLR_Msk             (1UL << SCB_ICSR_PENDSTCLR_Pos)                /*!< SCB ICSR: PENDSTCLR Mask */
587
588#define SCB_ICSR_ISRPREEMPT_Pos            23U                                            /*!< SCB ICSR: ISRPREEMPT Position */
589#define SCB_ICSR_ISRPREEMPT_Msk            (1UL << SCB_ICSR_ISRPREEMPT_Pos)               /*!< SCB ICSR: ISRPREEMPT Mask */
590
591#define SCB_ICSR_ISRPENDING_Pos            22U                                            /*!< SCB ICSR: ISRPENDING Position */
592#define SCB_ICSR_ISRPENDING_Msk            (1UL << SCB_ICSR_ISRPENDING_Pos)               /*!< SCB ICSR: ISRPENDING Mask */
593
594#define SCB_ICSR_VECTPENDING_Pos           12U                                            /*!< SCB ICSR: VECTPENDING Position */
595#define SCB_ICSR_VECTPENDING_Msk           (0x1FFUL << SCB_ICSR_VECTPENDING_Pos)          /*!< SCB ICSR: VECTPENDING Mask */
596
597#define SCB_ICSR_RETTOBASE_Pos             11U                                            /*!< SCB ICSR: RETTOBASE Position */
598#define SCB_ICSR_RETTOBASE_Msk             (1UL << SCB_ICSR_RETTOBASE_Pos)                /*!< SCB ICSR: RETTOBASE Mask */
599
600#define SCB_ICSR_VECTACTIVE_Pos             0U                                            /*!< SCB ICSR: VECTACTIVE Position */
601#define SCB_ICSR_VECTACTIVE_Msk            (0x1FFUL /*<< SCB_ICSR_VECTACTIVE_Pos*/)       /*!< SCB ICSR: VECTACTIVE Mask */
602
603/* SCB Vector Table Offset Register Definitions */
604#define SCB_VTOR_TBLOFF_Pos                 7U                                            /*!< SCB VTOR: TBLOFF Position */
605#define SCB_VTOR_TBLOFF_Msk                (0x1FFFFFFUL << SCB_VTOR_TBLOFF_Pos)           /*!< SCB VTOR: TBLOFF Mask */
606
607/* SCB Application Interrupt and Reset Control Register Definitions */
608#define SCB_AIRCR_VECTKEY_Pos              16U                                            /*!< SCB AIRCR: VECTKEY Position */
609#define SCB_AIRCR_VECTKEY_Msk              (0xFFFFUL << SCB_AIRCR_VECTKEY_Pos)            /*!< SCB AIRCR: VECTKEY Mask */
610
611#define SCB_AIRCR_VECTKEYSTAT_Pos          16U                                            /*!< SCB AIRCR: VECTKEYSTAT Position */
612#define SCB_AIRCR_VECTKEYSTAT_Msk          (0xFFFFUL << SCB_AIRCR_VECTKEYSTAT_Pos)        /*!< SCB AIRCR: VECTKEYSTAT Mask */
613
614#define SCB_AIRCR_ENDIANESS_Pos            15U                                            /*!< SCB AIRCR: ENDIANESS Position */
615#define SCB_AIRCR_ENDIANESS_Msk            (1UL << SCB_AIRCR_ENDIANESS_Pos)               /*!< SCB AIRCR: ENDIANESS Mask */
616
617#define SCB_AIRCR_PRIGROUP_Pos              8U                                            /*!< SCB AIRCR: PRIGROUP Position */
618#define SCB_AIRCR_PRIGROUP_Msk             (7UL << SCB_AIRCR_PRIGROUP_Pos)                /*!< SCB AIRCR: PRIGROUP Mask */
619
620#define SCB_AIRCR_SYSRESETREQ_Pos           2U                                            /*!< SCB AIRCR: SYSRESETREQ Position */
621#define SCB_AIRCR_SYSRESETREQ_Msk          (1UL << SCB_AIRCR_SYSRESETREQ_Pos)             /*!< SCB AIRCR: SYSRESETREQ Mask */
622
623#define SCB_AIRCR_VECTCLRACTIVE_Pos         1U                                            /*!< SCB AIRCR: VECTCLRACTIVE Position */
624#define SCB_AIRCR_VECTCLRACTIVE_Msk        (1UL << SCB_AIRCR_VECTCLRACTIVE_Pos)           /*!< SCB AIRCR: VECTCLRACTIVE Mask */
625
626#define SCB_AIRCR_VECTRESET_Pos             0U                                            /*!< SCB AIRCR: VECTRESET Position */
627#define SCB_AIRCR_VECTRESET_Msk            (1UL /*<< SCB_AIRCR_VECTRESET_Pos*/)           /*!< SCB AIRCR: VECTRESET Mask */
628
629/* SCB System Control Register Definitions */
630#define SCB_SCR_SEVONPEND_Pos               4U                                            /*!< SCB SCR: SEVONPEND Position */
631#define SCB_SCR_SEVONPEND_Msk              (1UL << SCB_SCR_SEVONPEND_Pos)                 /*!< SCB SCR: SEVONPEND Mask */
632
633#define SCB_SCR_SLEEPDEEP_Pos               2U                                            /*!< SCB SCR: SLEEPDEEP Position */
634#define SCB_SCR_SLEEPDEEP_Msk              (1UL << SCB_SCR_SLEEPDEEP_Pos)                 /*!< SCB SCR: SLEEPDEEP Mask */
635
636#define SCB_SCR_SLEEPONEXIT_Pos             1U                                            /*!< SCB SCR: SLEEPONEXIT Position */
637#define SCB_SCR_SLEEPONEXIT_Msk            (1UL << SCB_SCR_SLEEPONEXIT_Pos)               /*!< SCB SCR: SLEEPONEXIT Mask */
638
639/* SCB Configuration Control Register Definitions */
640#define SCB_CCR_BP_Pos                      18U                                           /*!< SCB CCR: Branch prediction enable bit Position */
641#define SCB_CCR_BP_Msk                     (1UL << SCB_CCR_BP_Pos)                        /*!< SCB CCR: Branch prediction enable bit Mask */
642
643#define SCB_CCR_IC_Pos                      17U                                           /*!< SCB CCR: Instruction cache enable bit Position */
644#define SCB_CCR_IC_Msk                     (1UL << SCB_CCR_IC_Pos)                        /*!< SCB CCR: Instruction cache enable bit Mask */
645
646#define SCB_CCR_DC_Pos                      16U                                           /*!< SCB CCR: Cache enable bit Position */
647#define SCB_CCR_DC_Msk                     (1UL << SCB_CCR_DC_Pos)                        /*!< SCB CCR: Cache enable bit Mask */
648
649#define SCB_CCR_STKALIGN_Pos                9U                                            /*!< SCB CCR: STKALIGN Position */
650#define SCB_CCR_STKALIGN_Msk               (1UL << SCB_CCR_STKALIGN_Pos)                  /*!< SCB CCR: STKALIGN Mask */
651
652#define SCB_CCR_BFHFNMIGN_Pos               8U                                            /*!< SCB CCR: BFHFNMIGN Position */
653#define SCB_CCR_BFHFNMIGN_Msk              (1UL << SCB_CCR_BFHFNMIGN_Pos)                 /*!< SCB CCR: BFHFNMIGN Mask */
654
655#define SCB_CCR_DIV_0_TRP_Pos               4U                                            /*!< SCB CCR: DIV_0_TRP Position */
656#define SCB_CCR_DIV_0_TRP_Msk              (1UL << SCB_CCR_DIV_0_TRP_Pos)                 /*!< SCB CCR: DIV_0_TRP Mask */
657
658#define SCB_CCR_UNALIGN_TRP_Pos             3U                                            /*!< SCB CCR: UNALIGN_TRP Position */
659#define SCB_CCR_UNALIGN_TRP_Msk            (1UL << SCB_CCR_UNALIGN_TRP_Pos)               /*!< SCB CCR: UNALIGN_TRP Mask */
660
661#define SCB_CCR_USERSETMPEND_Pos            1U                                            /*!< SCB CCR: USERSETMPEND Position */
662#define SCB_CCR_USERSETMPEND_Msk           (1UL << SCB_CCR_USERSETMPEND_Pos)              /*!< SCB CCR: USERSETMPEND Mask */
663
664#define SCB_CCR_NONBASETHRDENA_Pos          0U                                            /*!< SCB CCR: NONBASETHRDENA Position */
665#define SCB_CCR_NONBASETHRDENA_Msk         (1UL /*<< SCB_CCR_NONBASETHRDENA_Pos*/)        /*!< SCB CCR: NONBASETHRDENA Mask */
666
667/* SCB System Handler Control and State Register Definitions */
668#define SCB_SHCSR_USGFAULTENA_Pos          18U                                            /*!< SCB SHCSR: USGFAULTENA Position */
669#define SCB_SHCSR_USGFAULTENA_Msk          (1UL << SCB_SHCSR_USGFAULTENA_Pos)             /*!< SCB SHCSR: USGFAULTENA Mask */
670
671#define SCB_SHCSR_BUSFAULTENA_Pos          17U                                            /*!< SCB SHCSR: BUSFAULTENA Position */
672#define SCB_SHCSR_BUSFAULTENA_Msk          (1UL << SCB_SHCSR_BUSFAULTENA_Pos)             /*!< SCB SHCSR: BUSFAULTENA Mask */
673
674#define SCB_SHCSR_MEMFAULTENA_Pos          16U                                            /*!< SCB SHCSR: MEMFAULTENA Position */
675#define SCB_SHCSR_MEMFAULTENA_Msk          (1UL << SCB_SHCSR_MEMFAULTENA_Pos)             /*!< SCB SHCSR: MEMFAULTENA Mask */
676
677#define SCB_SHCSR_SVCALLPENDED_Pos         15U                                            /*!< SCB SHCSR: SVCALLPENDED Position */
678#define SCB_SHCSR_SVCALLPENDED_Msk         (1UL << SCB_SHCSR_SVCALLPENDED_Pos)            /*!< SCB SHCSR: SVCALLPENDED Mask */
679
680#define SCB_SHCSR_BUSFAULTPENDED_Pos       14U                                            /*!< SCB SHCSR: BUSFAULTPENDED Position */
681#define SCB_SHCSR_BUSFAULTPENDED_Msk       (1UL << SCB_SHCSR_BUSFAULTPENDED_Pos)          /*!< SCB SHCSR: BUSFAULTPENDED Mask */
682
683#define SCB_SHCSR_MEMFAULTPENDED_Pos       13U                                            /*!< SCB SHCSR: MEMFAULTPENDED Position */
684#define SCB_SHCSR_MEMFAULTPENDED_Msk       (1UL << SCB_SHCSR_MEMFAULTPENDED_Pos)          /*!< SCB SHCSR: MEMFAULTPENDED Mask */
685
686#define SCB_SHCSR_USGFAULTPENDED_Pos       12U                                            /*!< SCB SHCSR: USGFAULTPENDED Position */
687#define SCB_SHCSR_USGFAULTPENDED_Msk       (1UL << SCB_SHCSR_USGFAULTPENDED_Pos)          /*!< SCB SHCSR: USGFAULTPENDED Mask */
688
689#define SCB_SHCSR_SYSTICKACT_Pos           11U                                            /*!< SCB SHCSR: SYSTICKACT Position */
690#define SCB_SHCSR_SYSTICKACT_Msk           (1UL << SCB_SHCSR_SYSTICKACT_Pos)              /*!< SCB SHCSR: SYSTICKACT Mask */
691
692#define SCB_SHCSR_PENDSVACT_Pos            10U                                            /*!< SCB SHCSR: PENDSVACT Position */
693#define SCB_SHCSR_PENDSVACT_Msk            (1UL << SCB_SHCSR_PENDSVACT_Pos)               /*!< SCB SHCSR: PENDSVACT Mask */
694
695#define SCB_SHCSR_MONITORACT_Pos            8U                                            /*!< SCB SHCSR: MONITORACT Position */
696#define SCB_SHCSR_MONITORACT_Msk           (1UL << SCB_SHCSR_MONITORACT_Pos)              /*!< SCB SHCSR: MONITORACT Mask */
697
698#define SCB_SHCSR_SVCALLACT_Pos             7U                                            /*!< SCB SHCSR: SVCALLACT Position */
699#define SCB_SHCSR_SVCALLACT_Msk            (1UL << SCB_SHCSR_SVCALLACT_Pos)               /*!< SCB SHCSR: SVCALLACT Mask */
700
701#define SCB_SHCSR_USGFAULTACT_Pos           3U                                            /*!< SCB SHCSR: USGFAULTACT Position */
702#define SCB_SHCSR_USGFAULTACT_Msk          (1UL << SCB_SHCSR_USGFAULTACT_Pos)             /*!< SCB SHCSR: USGFAULTACT Mask */
703
704#define SCB_SHCSR_BUSFAULTACT_Pos           1U                                            /*!< SCB SHCSR: BUSFAULTACT Position */
705#define SCB_SHCSR_BUSFAULTACT_Msk          (1UL << SCB_SHCSR_BUSFAULTACT_Pos)             /*!< SCB SHCSR: BUSFAULTACT Mask */
706
707#define SCB_SHCSR_MEMFAULTACT_Pos           0U                                            /*!< SCB SHCSR: MEMFAULTACT Position */
708#define SCB_SHCSR_MEMFAULTACT_Msk          (1UL /*<< SCB_SHCSR_MEMFAULTACT_Pos*/)         /*!< SCB SHCSR: MEMFAULTACT Mask */
709
710/* SCB Configurable Fault Status Register Definitions */
711#define SCB_CFSR_USGFAULTSR_Pos            16U                                            /*!< SCB CFSR: Usage Fault Status Register Position */
712#define SCB_CFSR_USGFAULTSR_Msk            (0xFFFFUL << SCB_CFSR_USGFAULTSR_Pos)          /*!< SCB CFSR: Usage Fault Status Register Mask */
713
714#define SCB_CFSR_BUSFAULTSR_Pos             8U                                            /*!< SCB CFSR: Bus Fault Status Register Position */
715#define SCB_CFSR_BUSFAULTSR_Msk            (0xFFUL << SCB_CFSR_BUSFAULTSR_Pos)            /*!< SCB CFSR: Bus Fault Status Register Mask */
716
717#define SCB_CFSR_MEMFAULTSR_Pos             0U                                            /*!< SCB CFSR: Memory Manage Fault Status Register Position */
718#define SCB_CFSR_MEMFAULTSR_Msk            (0xFFUL /*<< SCB_CFSR_MEMFAULTSR_Pos*/)        /*!< SCB CFSR: Memory Manage Fault Status Register Mask */
719
720/* SCB Hard Fault Status Register Definitions */
721#define SCB_HFSR_DEBUGEVT_Pos              31U                                            /*!< SCB HFSR: DEBUGEVT Position */
722#define SCB_HFSR_DEBUGEVT_Msk              (1UL << SCB_HFSR_DEBUGEVT_Pos)                 /*!< SCB HFSR: DEBUGEVT Mask */
723
724#define SCB_HFSR_FORCED_Pos                30U                                            /*!< SCB HFSR: FORCED Position */
725#define SCB_HFSR_FORCED_Msk                (1UL << SCB_HFSR_FORCED_Pos)                   /*!< SCB HFSR: FORCED Mask */
726
727#define SCB_HFSR_VECTTBL_Pos                1U                                            /*!< SCB HFSR: VECTTBL Position */
728#define SCB_HFSR_VECTTBL_Msk               (1UL << SCB_HFSR_VECTTBL_Pos)                  /*!< SCB HFSR: VECTTBL Mask */
729
730/* SCB Debug Fault Status Register Definitions */
731#define SCB_DFSR_EXTERNAL_Pos               4U                                            /*!< SCB DFSR: EXTERNAL Position */
732#define SCB_DFSR_EXTERNAL_Msk              (1UL << SCB_DFSR_EXTERNAL_Pos)                 /*!< SCB DFSR: EXTERNAL Mask */
733
734#define SCB_DFSR_VCATCH_Pos                 3U                                            /*!< SCB DFSR: VCATCH Position */
735#define SCB_DFSR_VCATCH_Msk                (1UL << SCB_DFSR_VCATCH_Pos)                   /*!< SCB DFSR: VCATCH Mask */
736
737#define SCB_DFSR_DWTTRAP_Pos                2U                                            /*!< SCB DFSR: DWTTRAP Position */
738#define SCB_DFSR_DWTTRAP_Msk               (1UL << SCB_DFSR_DWTTRAP_Pos)                  /*!< SCB DFSR: DWTTRAP Mask */
739
740#define SCB_DFSR_BKPT_Pos                   1U                                            /*!< SCB DFSR: BKPT Position */
741#define SCB_DFSR_BKPT_Msk                  (1UL << SCB_DFSR_BKPT_Pos)                     /*!< SCB DFSR: BKPT Mask */
742
743#define SCB_DFSR_HALTED_Pos                 0U                                            /*!< SCB DFSR: HALTED Position */
744#define SCB_DFSR_HALTED_Msk                (1UL /*<< SCB_DFSR_HALTED_Pos*/)               /*!< SCB DFSR: HALTED Mask */
745
746/* SCB Cache Level ID Register Definitions */
747#define SCB_CLIDR_LOUU_Pos                 27U                                            /*!< SCB CLIDR: LoUU Position */
748#define SCB_CLIDR_LOUU_Msk                 (7UL << SCB_CLIDR_LOUU_Pos)                    /*!< SCB CLIDR: LoUU Mask */
749
750#define SCB_CLIDR_LOC_Pos                  24U                                            /*!< SCB CLIDR: LoC Position */
751#define SCB_CLIDR_LOC_Msk                  (7UL << SCB_CLIDR_LOC_Pos)                     /*!< SCB CLIDR: LoC Mask */
752
753/* SCB Cache Type Register Definitions */
754#define SCB_CTR_FORMAT_Pos                 29U                                            /*!< SCB CTR: Format Position */
755#define SCB_CTR_FORMAT_Msk                 (7UL << SCB_CTR_FORMAT_Pos)                    /*!< SCB CTR: Format Mask */
756
757#define SCB_CTR_CWG_Pos                    24U                                            /*!< SCB CTR: CWG Position */
758#define SCB_CTR_CWG_Msk                    (0xFUL << SCB_CTR_CWG_Pos)                     /*!< SCB CTR: CWG Mask */
759
760#define SCB_CTR_ERG_Pos                    20U                                            /*!< SCB CTR: ERG Position */
761#define SCB_CTR_ERG_Msk                    (0xFUL << SCB_CTR_ERG_Pos)                     /*!< SCB CTR: ERG Mask */
762
763#define SCB_CTR_DMINLINE_Pos               16U                                            /*!< SCB CTR: DminLine Position */
764#define SCB_CTR_DMINLINE_Msk               (0xFUL << SCB_CTR_DMINLINE_Pos)                /*!< SCB CTR: DminLine Mask */
765
766#define SCB_CTR_IMINLINE_Pos                0U                                            /*!< SCB CTR: ImInLine Position */
767#define SCB_CTR_IMINLINE_Msk               (0xFUL /*<< SCB_CTR_IMINLINE_Pos*/)            /*!< SCB CTR: ImInLine Mask */
768
769/* SCB Cache Size ID Register Definitions */
770#define SCB_CCSIDR_WT_Pos                  31U                                            /*!< SCB CCSIDR: WT Position */
771#define SCB_CCSIDR_WT_Msk                  (1UL << SCB_CCSIDR_WT_Pos)                     /*!< SCB CCSIDR: WT Mask */
772
773#define SCB_CCSIDR_WB_Pos                  30U                                            /*!< SCB CCSIDR: WB Position */
774#define SCB_CCSIDR_WB_Msk                  (1UL << SCB_CCSIDR_WB_Pos)                     /*!< SCB CCSIDR: WB Mask */
775
776#define SCB_CCSIDR_RA_Pos                  29U                                            /*!< SCB CCSIDR: RA Position */
777#define SCB_CCSIDR_RA_Msk                  (1UL << SCB_CCSIDR_RA_Pos)                     /*!< SCB CCSIDR: RA Mask */
778
779#define SCB_CCSIDR_WA_Pos                  28U                                            /*!< SCB CCSIDR: WA Position */
780#define SCB_CCSIDR_WA_Msk                  (1UL << SCB_CCSIDR_WA_Pos)                     /*!< SCB CCSIDR: WA Mask */
781
782#define SCB_CCSIDR_NUMSETS_Pos             13U                                            /*!< SCB CCSIDR: NumSets Position */
783#define SCB_CCSIDR_NUMSETS_Msk             (0x7FFFUL << SCB_CCSIDR_NUMSETS_Pos)           /*!< SCB CCSIDR: NumSets Mask */
784
785#define SCB_CCSIDR_ASSOCIATIVITY_Pos        3U                                            /*!< SCB CCSIDR: Associativity Position */
786#define SCB_CCSIDR_ASSOCIATIVITY_Msk       (0x3FFUL << SCB_CCSIDR_ASSOCIATIVITY_Pos)      /*!< SCB CCSIDR: Associativity Mask */
787
788#define SCB_CCSIDR_LINESIZE_Pos             0U                                            /*!< SCB CCSIDR: LineSize Position */
789#define SCB_CCSIDR_LINESIZE_Msk            (7UL /*<< SCB_CCSIDR_LINESIZE_Pos*/)           /*!< SCB CCSIDR: LineSize Mask */
790
791/* SCB Cache Size Selection Register Definitions */
792#define SCB_CSSELR_LEVEL_Pos                1U                                            /*!< SCB CSSELR: Level Position */
793#define SCB_CSSELR_LEVEL_Msk               (7UL << SCB_CSSELR_LEVEL_Pos)                  /*!< SCB CSSELR: Level Mask */
794
795#define SCB_CSSELR_IND_Pos                  0U                                            /*!< SCB CSSELR: InD Position */
796#define SCB_CSSELR_IND_Msk                 (1UL /*<< SCB_CSSELR_IND_Pos*/)                /*!< SCB CSSELR: InD Mask */
797
798/* SCB Software Triggered Interrupt Register Definitions */
799#define SCB_STIR_INTID_Pos                  0U                                            /*!< SCB STIR: INTID Position */
800#define SCB_STIR_INTID_Msk                 (0x1FFUL /*<< SCB_STIR_INTID_Pos*/)            /*!< SCB STIR: INTID Mask */
801
802/* SCB D-Cache Invalidate by Set-way Register Definitions */
803#define SCB_DCISW_WAY_Pos                  30U                                            /*!< SCB DCISW: Way Position */
804#define SCB_DCISW_WAY_Msk                  (3UL << SCB_DCISW_WAY_Pos)                     /*!< SCB DCISW: Way Mask */
805
806#define SCB_DCISW_SET_Pos                   5U                                            /*!< SCB DCISW: Set Position */
807#define SCB_DCISW_SET_Msk                  (0x1FFUL << SCB_DCISW_SET_Pos)                 /*!< SCB DCISW: Set Mask */
808
809/* SCB D-Cache Clean by Set-way Register Definitions */
810#define SCB_DCCSW_WAY_Pos                  30U                                            /*!< SCB DCCSW: Way Position */
811#define SCB_DCCSW_WAY_Msk                  (3UL << SCB_DCCSW_WAY_Pos)                     /*!< SCB DCCSW: Way Mask */
812
813#define SCB_DCCSW_SET_Pos                   5U                                            /*!< SCB DCCSW: Set Position */
814#define SCB_DCCSW_SET_Msk                  (0x1FFUL << SCB_DCCSW_SET_Pos)                 /*!< SCB DCCSW: Set Mask */
815
816/* SCB D-Cache Clean and Invalidate by Set-way Register Definitions */
817#define SCB_DCCISW_WAY_Pos                 30U                                            /*!< SCB DCCISW: Way Position */
818#define SCB_DCCISW_WAY_Msk                 (3UL << SCB_DCCISW_WAY_Pos)                    /*!< SCB DCCISW: Way Mask */
819
820#define SCB_DCCISW_SET_Pos                  5U                                            /*!< SCB DCCISW: Set Position */
821#define SCB_DCCISW_SET_Msk                 (0x1FFUL << SCB_DCCISW_SET_Pos)                /*!< SCB DCCISW: Set Mask */
822
823/* Instruction Tightly-Coupled Memory Control Register Definitions */
824#define SCB_ITCMCR_SZ_Pos                   3U                                            /*!< SCB ITCMCR: SZ Position */
825#define SCB_ITCMCR_SZ_Msk                  (0xFUL << SCB_ITCMCR_SZ_Pos)                   /*!< SCB ITCMCR: SZ Mask */
826
827#define SCB_ITCMCR_RETEN_Pos                2U                                            /*!< SCB ITCMCR: RETEN Position */
828#define SCB_ITCMCR_RETEN_Msk               (1UL << SCB_ITCMCR_RETEN_Pos)                  /*!< SCB ITCMCR: RETEN Mask */
829
830#define SCB_ITCMCR_RMW_Pos                  1U                                            /*!< SCB ITCMCR: RMW Position */
831#define SCB_ITCMCR_RMW_Msk                 (1UL << SCB_ITCMCR_RMW_Pos)                    /*!< SCB ITCMCR: RMW Mask */
832
833#define SCB_ITCMCR_EN_Pos                   0U                                            /*!< SCB ITCMCR: EN Position */
834#define SCB_ITCMCR_EN_Msk                  (1UL /*<< SCB_ITCMCR_EN_Pos*/)                 /*!< SCB ITCMCR: EN Mask */
835
836/* Data Tightly-Coupled Memory Control Register Definitions */
837#define SCB_DTCMCR_SZ_Pos                   3U                                            /*!< SCB DTCMCR: SZ Position */
838#define SCB_DTCMCR_SZ_Msk                  (0xFUL << SCB_DTCMCR_SZ_Pos)                   /*!< SCB DTCMCR: SZ Mask */
839
840#define SCB_DTCMCR_RETEN_Pos                2U                                            /*!< SCB DTCMCR: RETEN Position */
841#define SCB_DTCMCR_RETEN_Msk               (1UL << SCB_DTCMCR_RETEN_Pos)                   /*!< SCB DTCMCR: RETEN Mask */
842
843#define SCB_DTCMCR_RMW_Pos                  1U                                            /*!< SCB DTCMCR: RMW Position */
844#define SCB_DTCMCR_RMW_Msk                 (1UL << SCB_DTCMCR_RMW_Pos)                    /*!< SCB DTCMCR: RMW Mask */
845
846#define SCB_DTCMCR_EN_Pos                   0U                                            /*!< SCB DTCMCR: EN Position */
847#define SCB_DTCMCR_EN_Msk                  (1UL /*<< SCB_DTCMCR_EN_Pos*/)                 /*!< SCB DTCMCR: EN Mask */
848
849/* AHBP Control Register Definitions */
850#define SCB_AHBPCR_SZ_Pos                   1U                                            /*!< SCB AHBPCR: SZ Position */
851#define SCB_AHBPCR_SZ_Msk                  (7UL << SCB_AHBPCR_SZ_Pos)                     /*!< SCB AHBPCR: SZ Mask */
852
853#define SCB_AHBPCR_EN_Pos                   0U                                            /*!< SCB AHBPCR: EN Position */
854#define SCB_AHBPCR_EN_Msk                  (1UL /*<< SCB_AHBPCR_EN_Pos*/)                 /*!< SCB AHBPCR: EN Mask */
855
856/* L1 Cache Control Register Definitions */
857#define SCB_CACR_FORCEWT_Pos                2U                                            /*!< SCB CACR: FORCEWT Position */
858#define SCB_CACR_FORCEWT_Msk               (1UL << SCB_CACR_FORCEWT_Pos)                  /*!< SCB CACR: FORCEWT Mask */
859
860#define SCB_CACR_ECCEN_Pos                  1U                                            /*!< SCB CACR: ECCEN Position */
861#define SCB_CACR_ECCEN_Msk                 (1UL << SCB_CACR_ECCEN_Pos)                    /*!< SCB CACR: ECCEN Mask */
862
863#define SCB_CACR_SIWT_Pos                   0U                                            /*!< SCB CACR: SIWT Position */
864#define SCB_CACR_SIWT_Msk                  (1UL /*<< SCB_CACR_SIWT_Pos*/)                 /*!< SCB CACR: SIWT Mask */
865
866/* AHBS Control Register Definitions */
867#define SCB_AHBSCR_INITCOUNT_Pos           11U                                            /*!< SCB AHBSCR: INITCOUNT Position */
868#define SCB_AHBSCR_INITCOUNT_Msk           (0x1FUL << SCB_AHBPCR_INITCOUNT_Pos)           /*!< SCB AHBSCR: INITCOUNT Mask */
869
870#define SCB_AHBSCR_TPRI_Pos                 2U                                            /*!< SCB AHBSCR: TPRI Position */
871#define SCB_AHBSCR_TPRI_Msk                (0x1FFUL << SCB_AHBPCR_TPRI_Pos)               /*!< SCB AHBSCR: TPRI Mask */
872
873#define SCB_AHBSCR_CTL_Pos                  0U                                            /*!< SCB AHBSCR: CTL Position*/
874#define SCB_AHBSCR_CTL_Msk                 (3UL /*<< SCB_AHBPCR_CTL_Pos*/)                /*!< SCB AHBSCR: CTL Mask */
875
876/* Auxiliary Bus Fault Status Register Definitions */
877#define SCB_ABFSR_AXIMTYPE_Pos              8U                                            /*!< SCB ABFSR: AXIMTYPE Position*/
878#define SCB_ABFSR_AXIMTYPE_Msk             (3UL << SCB_ABFSR_AXIMTYPE_Pos)                /*!< SCB ABFSR: AXIMTYPE Mask */
879
880#define SCB_ABFSR_EPPB_Pos                  4U                                            /*!< SCB ABFSR: EPPB Position*/
881#define SCB_ABFSR_EPPB_Msk                 (1UL << SCB_ABFSR_EPPB_Pos)                    /*!< SCB ABFSR: EPPB Mask */
882
883#define SCB_ABFSR_AXIM_Pos                  3U                                            /*!< SCB ABFSR: AXIM Position*/
884#define SCB_ABFSR_AXIM_Msk                 (1UL << SCB_ABFSR_AXIM_Pos)                    /*!< SCB ABFSR: AXIM Mask */
885
886#define SCB_ABFSR_AHBP_Pos                  2U                                            /*!< SCB ABFSR: AHBP Position*/
887#define SCB_ABFSR_AHBP_Msk                 (1UL << SCB_ABFSR_AHBP_Pos)                    /*!< SCB ABFSR: AHBP Mask */
888
889#define SCB_ABFSR_DTCM_Pos                  1U                                            /*!< SCB ABFSR: DTCM Position*/
890#define SCB_ABFSR_DTCM_Msk                 (1UL << SCB_ABFSR_DTCM_Pos)                    /*!< SCB ABFSR: DTCM Mask */
891
892#define SCB_ABFSR_ITCM_Pos                  0U                                            /*!< SCB ABFSR: ITCM Position*/
893#define SCB_ABFSR_ITCM_Msk                 (1UL /*<< SCB_ABFSR_ITCM_Pos*/)                /*!< SCB ABFSR: ITCM Mask */
894
895/*@} end of group CMSIS_SCB */
896
897
898/**
899  \ingroup  CMSIS_core_register
900  \defgroup CMSIS_SCnSCB System Controls not in SCB (SCnSCB)
901  \brief    Type definitions for the System Control and ID Register not in the SCB
902  @{
903 */
904
905/**
906  \brief  Structure type to access the System Control and ID Register not in the SCB.
907 */
908typedef struct
909{
910        uint32_t RESERVED0[1U];
911  __IM  uint32_t ICTR;                   /*!< Offset: 0x004 (R/ )  Interrupt Controller Type Register */
912  __IOM uint32_t ACTLR;                  /*!< Offset: 0x008 (R/W)  Auxiliary Control Register */
913} SCnSCB_Type;
914
915/* Interrupt Controller Type Register Definitions */
916#define SCnSCB_ICTR_INTLINESNUM_Pos         0U                                         /*!< ICTR: INTLINESNUM Position */
917#define SCnSCB_ICTR_INTLINESNUM_Msk        (0xFUL /*<< SCnSCB_ICTR_INTLINESNUM_Pos*/)  /*!< ICTR: INTLINESNUM Mask */
918
919/* Auxiliary Control Register Definitions */
920#define SCnSCB_ACTLR_DISITMATBFLUSH_Pos    12U                                         /*!< ACTLR: DISITMATBFLUSH Position */
921#define SCnSCB_ACTLR_DISITMATBFLUSH_Msk    (1UL << SCnSCB_ACTLR_DISITMATBFLUSH_Pos)    /*!< ACTLR: DISITMATBFLUSH Mask */
922
923#define SCnSCB_ACTLR_DISRAMODE_Pos         11U                                         /*!< ACTLR: DISRAMODE Position */
924#define SCnSCB_ACTLR_DISRAMODE_Msk         (1UL << SCnSCB_ACTLR_DISRAMODE_Pos)         /*!< ACTLR: DISRAMODE Mask */
925
926#define SCnSCB_ACTLR_FPEXCODIS_Pos         10U                                         /*!< ACTLR: FPEXCODIS Position */
927#define SCnSCB_ACTLR_FPEXCODIS_Msk         (1UL << SCnSCB_ACTLR_FPEXCODIS_Pos)         /*!< ACTLR: FPEXCODIS Mask */
928
929#define SCnSCB_ACTLR_DISFOLD_Pos            2U                                         /*!< ACTLR: DISFOLD Position */
930#define SCnSCB_ACTLR_DISFOLD_Msk           (1UL << SCnSCB_ACTLR_DISFOLD_Pos)           /*!< ACTLR: DISFOLD Mask */
931
932#define SCnSCB_ACTLR_DISMCYCINT_Pos         0U                                         /*!< ACTLR: DISMCYCINT Position */
933#define SCnSCB_ACTLR_DISMCYCINT_Msk        (1UL /*<< SCnSCB_ACTLR_DISMCYCINT_Pos*/)    /*!< ACTLR: DISMCYCINT Mask */
934
935/*@} end of group CMSIS_SCnotSCB */
936
937
938/**
939  \ingroup  CMSIS_core_register
940  \defgroup CMSIS_SysTick     System Tick Timer (SysTick)
941  \brief    Type definitions for the System Timer Registers.
942  @{
943 */
944
945/**
946  \brief  Structure type to access the System Timer (SysTick).
947 */
948typedef struct
949{
950  __IOM uint32_t CTRL;                   /*!< Offset: 0x000 (R/W)  SysTick Control and Status Register */
951  __IOM uint32_t LOAD;                   /*!< Offset: 0x004 (R/W)  SysTick Reload Value Register */
952  __IOM uint32_t VAL;                    /*!< Offset: 0x008 (R/W)  SysTick Current Value Register */
953  __IM  uint32_t CALIB;                  /*!< Offset: 0x00C (R/ )  SysTick Calibration Register */
954} SysTick_Type;
955
956/* SysTick Control / Status Register Definitions */
957#define SysTick_CTRL_COUNTFLAG_Pos         16U                                            /*!< SysTick CTRL: COUNTFLAG Position */
958#define SysTick_CTRL_COUNTFLAG_Msk         (1UL << SysTick_CTRL_COUNTFLAG_Pos)            /*!< SysTick CTRL: COUNTFLAG Mask */
959
960#define SysTick_CTRL_CLKSOURCE_Pos          2U                                            /*!< SysTick CTRL: CLKSOURCE Position */
961#define SysTick_CTRL_CLKSOURCE_Msk         (1UL << SysTick_CTRL_CLKSOURCE_Pos)            /*!< SysTick CTRL: CLKSOURCE Mask */
962
963#define SysTick_CTRL_TICKINT_Pos            1U                                            /*!< SysTick CTRL: TICKINT Position */
964#define SysTick_CTRL_TICKINT_Msk           (1UL << SysTick_CTRL_TICKINT_Pos)              /*!< SysTick CTRL: TICKINT Mask */
965
966#define SysTick_CTRL_ENABLE_Pos             0U                                            /*!< SysTick CTRL: ENABLE Position */
967#define SysTick_CTRL_ENABLE_Msk            (1UL /*<< SysTick_CTRL_ENABLE_Pos*/)           /*!< SysTick CTRL: ENABLE Mask */
968
969/* SysTick Reload Register Definitions */
970#define SysTick_LOAD_RELOAD_Pos             0U                                            /*!< SysTick LOAD: RELOAD Position */
971#define SysTick_LOAD_RELOAD_Msk            (0xFFFFFFUL /*<< SysTick_LOAD_RELOAD_Pos*/)    /*!< SysTick LOAD: RELOAD Mask */
972
973/* SysTick Current Register Definitions */
974#define SysTick_VAL_CURRENT_Pos             0U                                            /*!< SysTick VAL: CURRENT Position */
975#define SysTick_VAL_CURRENT_Msk            (0xFFFFFFUL /*<< SysTick_VAL_CURRENT_Pos*/)    /*!< SysTick VAL: CURRENT Mask */
976
977/* SysTick Calibration Register Definitions */
978#define SysTick_CALIB_NOREF_Pos            31U                                            /*!< SysTick CALIB: NOREF Position */
979#define SysTick_CALIB_NOREF_Msk            (1UL << SysTick_CALIB_NOREF_Pos)               /*!< SysTick CALIB: NOREF Mask */
980
981#define SysTick_CALIB_SKEW_Pos             30U                                            /*!< SysTick CALIB: SKEW Position */
982#define SysTick_CALIB_SKEW_Msk             (1UL << SysTick_CALIB_SKEW_Pos)                /*!< SysTick CALIB: SKEW Mask */
983
984#define SysTick_CALIB_TENMS_Pos             0U                                            /*!< SysTick CALIB: TENMS Position */
985#define SysTick_CALIB_TENMS_Msk            (0xFFFFFFUL /*<< SysTick_CALIB_TENMS_Pos*/)    /*!< SysTick CALIB: TENMS Mask */
986
987/*@} end of group CMSIS_SysTick */
988
989
990/**
991  \ingroup  CMSIS_core_register
992  \defgroup CMSIS_ITM     Instrumentation Trace Macrocell (ITM)
993  \brief    Type definitions for the Instrumentation Trace Macrocell (ITM)
994  @{
995 */
996
997/**
998  \brief  Structure type to access the Instrumentation Trace Macrocell Register (ITM).
999 */
1000typedef struct
1001{
1002  __OM  union
1003  {
1004    __OM  uint8_t    u8;                 /*!< Offset: 0x000 ( /W)  ITM Stimulus Port 8-bit */
1005    __OM  uint16_t   u16;                /*!< Offset: 0x000 ( /W)  ITM Stimulus Port 16-bit */
1006    __OM  uint32_t   u32;                /*!< Offset: 0x000 ( /W)  ITM Stimulus Port 32-bit */
1007  }  PORT [32U];                         /*!< Offset: 0x000 ( /W)  ITM Stimulus Port Registers */
1008        uint32_t RESERVED0[864U];
1009  __IOM uint32_t TER;                    /*!< Offset: 0xE00 (R/W)  ITM Trace Enable Register */
1010        uint32_t RESERVED1[15U];
1011  __IOM uint32_t TPR;                    /*!< Offset: 0xE40 (R/W)  ITM Trace Privilege Register */
1012        uint32_t RESERVED2[15U];
1013  __IOM uint32_t TCR;                    /*!< Offset: 0xE80 (R/W)  ITM Trace Control Register */
1014        uint32_t RESERVED3[29U];
1015  __OM  uint32_t IWR;                    /*!< Offset: 0xEF8 ( /W)  ITM Integration Write Register */
1016  __IM  uint32_t IRR;                    /*!< Offset: 0xEFC (R/ )  ITM Integration Read Register */
1017  __IOM uint32_t IMCR;                   /*!< Offset: 0xF00 (R/W)  ITM Integration Mode Control Register */
1018        uint32_t RESERVED4[43U];
1019  __OM  uint32_t LAR;                    /*!< Offset: 0xFB0 ( /W)  ITM Lock Access Register */
1020  __IM  uint32_t LSR;                    /*!< Offset: 0xFB4 (R/ )  ITM Lock Status Register */
1021        uint32_t RESERVED5[6U];
1022  __IM  uint32_t PID4;                   /*!< Offset: 0xFD0 (R/ )  ITM Peripheral Identification Register #4 */
1023  __IM  uint32_t PID5;                   /*!< Offset: 0xFD4 (R/ )  ITM Peripheral Identification Register #5 */
1024  __IM  uint32_t PID6;                   /*!< Offset: 0xFD8 (R/ )  ITM Peripheral Identification Register #6 */
1025  __IM  uint32_t PID7;                   /*!< Offset: 0xFDC (R/ )  ITM Peripheral Identification Register #7 */
1026  __IM  uint32_t PID0;                   /*!< Offset: 0xFE0 (R/ )  ITM Peripheral Identification Register #0 */
1027  __IM  uint32_t PID1;                   /*!< Offset: 0xFE4 (R/ )  ITM Peripheral Identification Register #1 */
1028  __IM  uint32_t PID2;                   /*!< Offset: 0xFE8 (R/ )  ITM Peripheral Identification Register #2 */
1029  __IM  uint32_t PID3;                   /*!< Offset: 0xFEC (R/ )  ITM Peripheral Identification Register #3 */
1030  __IM  uint32_t CID0;                   /*!< Offset: 0xFF0 (R/ )  ITM Component  Identification Register #0 */
1031  __IM  uint32_t CID1;                   /*!< Offset: 0xFF4 (R/ )  ITM Component  Identification Register #1 */
1032  __IM  uint32_t CID2;                   /*!< Offset: 0xFF8 (R/ )  ITM Component  Identification Register #2 */
1033  __IM  uint32_t CID3;                   /*!< Offset: 0xFFC (R/ )  ITM Component  Identification Register #3 */
1034} ITM_Type;
1035
1036/* ITM Trace Privilege Register Definitions */
1037#define ITM_TPR_PRIVMASK_Pos                0U                                            /*!< ITM TPR: PRIVMASK Position */
1038#define ITM_TPR_PRIVMASK_Msk               (0xFUL /*<< ITM_TPR_PRIVMASK_Pos*/)            /*!< ITM TPR: PRIVMASK Mask */
1039
1040/* ITM Trace Control Register Definitions */
1041#define ITM_TCR_BUSY_Pos                   23U                                            /*!< ITM TCR: BUSY Position */
1042#define ITM_TCR_BUSY_Msk                   (1UL << ITM_TCR_BUSY_Pos)                      /*!< ITM TCR: BUSY Mask */
1043
1044#define ITM_TCR_TraceBusID_Pos             16U                                            /*!< ITM TCR: ATBID Position */
1045#define ITM_TCR_TraceBusID_Msk             (0x7FUL << ITM_TCR_TraceBusID_Pos)             /*!< ITM TCR: ATBID Mask */
1046
1047#define ITM_TCR_GTSFREQ_Pos                10U                                            /*!< ITM TCR: Global timestamp frequency Position */
1048#define ITM_TCR_GTSFREQ_Msk                (3UL << ITM_TCR_GTSFREQ_Pos)                   /*!< ITM TCR: Global timestamp frequency Mask */
1049
1050#define ITM_TCR_TSPrescale_Pos              8U                                            /*!< ITM TCR: TSPrescale Position */
1051#define ITM_TCR_TSPrescale_Msk             (3UL << ITM_TCR_TSPrescale_Pos)                /*!< ITM TCR: TSPrescale Mask */
1052
1053#define ITM_TCR_SWOENA_Pos                  4U                                            /*!< ITM TCR: SWOENA Position */
1054#define ITM_TCR_SWOENA_Msk                 (1UL << ITM_TCR_SWOENA_Pos)                    /*!< ITM TCR: SWOENA Mask */
1055
1056#define ITM_TCR_DWTENA_Pos                  3U                                            /*!< ITM TCR: DWTENA Position */
1057#define ITM_TCR_DWTENA_Msk                 (1UL << ITM_TCR_DWTENA_Pos)                    /*!< ITM TCR: DWTENA Mask */
1058
1059#define ITM_TCR_SYNCENA_Pos                 2U                                            /*!< ITM TCR: SYNCENA Position */
1060#define ITM_TCR_SYNCENA_Msk                (1UL << ITM_TCR_SYNCENA_Pos)                   /*!< ITM TCR: SYNCENA Mask */
1061
1062#define ITM_TCR_TSENA_Pos                   1U                                            /*!< ITM TCR: TSENA Position */
1063#define ITM_TCR_TSENA_Msk                  (1UL << ITM_TCR_TSENA_Pos)                     /*!< ITM TCR: TSENA Mask */
1064
1065#define ITM_TCR_ITMENA_Pos                  0U                                            /*!< ITM TCR: ITM Enable bit Position */
1066#define ITM_TCR_ITMENA_Msk                 (1UL /*<< ITM_TCR_ITMENA_Pos*/)                /*!< ITM TCR: ITM Enable bit Mask */
1067
1068/* ITM Integration Write Register Definitions */
1069#define ITM_IWR_ATVALIDM_Pos                0U                                            /*!< ITM IWR: ATVALIDM Position */
1070#define ITM_IWR_ATVALIDM_Msk               (1UL /*<< ITM_IWR_ATVALIDM_Pos*/)              /*!< ITM IWR: ATVALIDM Mask */
1071
1072/* ITM Integration Read Register Definitions */
1073#define ITM_IRR_ATREADYM_Pos                0U                                            /*!< ITM IRR: ATREADYM Position */
1074#define ITM_IRR_ATREADYM_Msk               (1UL /*<< ITM_IRR_ATREADYM_Pos*/)              /*!< ITM IRR: ATREADYM Mask */
1075
1076/* ITM Integration Mode Control Register Definitions */
1077#define ITM_IMCR_INTEGRATION_Pos            0U                                            /*!< ITM IMCR: INTEGRATION Position */
1078#define ITM_IMCR_INTEGRATION_Msk           (1UL /*<< ITM_IMCR_INTEGRATION_Pos*/)          /*!< ITM IMCR: INTEGRATION Mask */
1079
1080/* ITM Lock Status Register Definitions */
1081#define ITM_LSR_ByteAcc_Pos                 2U                                            /*!< ITM LSR: ByteAcc Position */
1082#define ITM_LSR_ByteAcc_Msk                (1UL << ITM_LSR_ByteAcc_Pos)                   /*!< ITM LSR: ByteAcc Mask */
1083
1084#define ITM_LSR_Access_Pos                  1U                                            /*!< ITM LSR: Access Position */
1085#define ITM_LSR_Access_Msk                 (1UL << ITM_LSR_Access_Pos)                    /*!< ITM LSR: Access Mask */
1086
1087#define ITM_LSR_Present_Pos                 0U                                            /*!< ITM LSR: Present Position */
1088#define ITM_LSR_Present_Msk                (1UL /*<< ITM_LSR_Present_Pos*/)               /*!< ITM LSR: Present Mask */
1089
1090/*@}*/ /* end of group CMSIS_ITM */
1091
1092
1093/**
1094  \ingroup  CMSIS_core_register
1095  \defgroup CMSIS_DWT     Data Watchpoint and Trace (DWT)
1096  \brief    Type definitions for the Data Watchpoint and Trace (DWT)
1097  @{
1098 */
1099
1100/**
1101  \brief  Structure type to access the Data Watchpoint and Trace Register (DWT).
1102 */
1103typedef struct
1104{
1105  __IOM uint32_t CTRL;                   /*!< Offset: 0x000 (R/W)  Control Register */
1106  __IOM uint32_t CYCCNT;                 /*!< Offset: 0x004 (R/W)  Cycle Count Register */
1107  __IOM uint32_t CPICNT;                 /*!< Offset: 0x008 (R/W)  CPI Count Register */
1108  __IOM uint32_t EXCCNT;                 /*!< Offset: 0x00C (R/W)  Exception Overhead Count Register */
1109  __IOM uint32_t SLEEPCNT;               /*!< Offset: 0x010 (R/W)  Sleep Count Register */
1110  __IOM uint32_t LSUCNT;                 /*!< Offset: 0x014 (R/W)  LSU Count Register */
1111  __IOM uint32_t FOLDCNT;                /*!< Offset: 0x018 (R/W)  Folded-instruction Count Register */
1112  __IM  uint32_t PCSR;                   /*!< Offset: 0x01C (R/ )  Program Counter Sample Register */
1113  __IOM uint32_t COMP0;                  /*!< Offset: 0x020 (R/W)  Comparator Register 0 */
1114  __IOM uint32_t MASK0;                  /*!< Offset: 0x024 (R/W)  Mask Register 0 */
1115  __IOM uint32_t FUNCTION0;              /*!< Offset: 0x028 (R/W)  Function Register 0 */
1116        uint32_t RESERVED0[1U];
1117  __IOM uint32_t COMP1;                  /*!< Offset: 0x030 (R/W)  Comparator Register 1 */
1118  __IOM uint32_t MASK1;                  /*!< Offset: 0x034 (R/W)  Mask Register 1 */
1119  __IOM uint32_t FUNCTION1;              /*!< Offset: 0x038 (R/W)  Function Register 1 */
1120        uint32_t RESERVED1[1U];
1121  __IOM uint32_t COMP2;                  /*!< Offset: 0x040 (R/W)  Comparator Register 2 */
1122  __IOM uint32_t MASK2;                  /*!< Offset: 0x044 (R/W)  Mask Register 2 */
1123  __IOM uint32_t FUNCTION2;              /*!< Offset: 0x048 (R/W)  Function Register 2 */
1124        uint32_t RESERVED2[1U];
1125  __IOM uint32_t COMP3;                  /*!< Offset: 0x050 (R/W)  Comparator Register 3 */
1126  __IOM uint32_t MASK3;                  /*!< Offset: 0x054 (R/W)  Mask Register 3 */
1127  __IOM uint32_t FUNCTION3;              /*!< Offset: 0x058 (R/W)  Function Register 3 */
1128        uint32_t RESERVED3[981U];
1129  __OM  uint32_t LAR;                    /*!< Offset: 0xFB0 (  W)  Lock Access Register */
1130  __IM  uint32_t LSR;                    /*!< Offset: 0xFB4 (R  )  Lock Status Register */
1131} DWT_Type;
1132
1133/* DWT Control Register Definitions */
1134#define DWT_CTRL_NUMCOMP_Pos               28U                                         /*!< DWT CTRL: NUMCOMP Position */
1135#define DWT_CTRL_NUMCOMP_Msk               (0xFUL << DWT_CTRL_NUMCOMP_Pos)             /*!< DWT CTRL: NUMCOMP Mask */
1136
1137#define DWT_CTRL_NOTRCPKT_Pos              27U                                         /*!< DWT CTRL: NOTRCPKT Position */
1138#define DWT_CTRL_NOTRCPKT_Msk              (0x1UL << DWT_CTRL_NOTRCPKT_Pos)            /*!< DWT CTRL: NOTRCPKT Mask */
1139
1140#define DWT_CTRL_NOEXTTRIG_Pos             26U                                         /*!< DWT CTRL: NOEXTTRIG Position */
1141#define DWT_CTRL_NOEXTTRIG_Msk             (0x1UL << DWT_CTRL_NOEXTTRIG_Pos)           /*!< DWT CTRL: NOEXTTRIG Mask */
1142
1143#define DWT_CTRL_NOCYCCNT_Pos              25U                                         /*!< DWT CTRL: NOCYCCNT Position */
1144#define DWT_CTRL_NOCYCCNT_Msk              (0x1UL << DWT_CTRL_NOCYCCNT_Pos)            /*!< DWT CTRL: NOCYCCNT Mask */
1145
1146#define DWT_CTRL_NOPRFCNT_Pos              24U                                         /*!< DWT CTRL: NOPRFCNT Position */
1147#define DWT_CTRL_NOPRFCNT_Msk              (0x1UL << DWT_CTRL_NOPRFCNT_Pos)            /*!< DWT CTRL: NOPRFCNT Mask */
1148
1149#define DWT_CTRL_CYCEVTENA_Pos             22U                                         /*!< DWT CTRL: CYCEVTENA Position */
1150#define DWT_CTRL_CYCEVTENA_Msk             (0x1UL << DWT_CTRL_CYCEVTENA_Pos)           /*!< DWT CTRL: CYCEVTENA Mask */
1151
1152#define DWT_CTRL_FOLDEVTENA_Pos            21U                                         /*!< DWT CTRL: FOLDEVTENA Position */
1153#define DWT_CTRL_FOLDEVTENA_Msk            (0x1UL << DWT_CTRL_FOLDEVTENA_Pos)          /*!< DWT CTRL: FOLDEVTENA Mask */
1154
1155#define DWT_CTRL_LSUEVTENA_Pos             20U                                         /*!< DWT CTRL: LSUEVTENA Position */
1156#define DWT_CTRL_LSUEVTENA_Msk             (0x1UL << DWT_CTRL_LSUEVTENA_Pos)           /*!< DWT CTRL: LSUEVTENA Mask */
1157
1158#define DWT_CTRL_SLEEPEVTENA_Pos           19U                                         /*!< DWT CTRL: SLEEPEVTENA Position */
1159#define DWT_CTRL_SLEEPEVTENA_Msk           (0x1UL << DWT_CTRL_SLEEPEVTENA_Pos)         /*!< DWT CTRL: SLEEPEVTENA Mask */
1160
1161#define DWT_CTRL_EXCEVTENA_Pos             18U                                         /*!< DWT CTRL: EXCEVTENA Position */
1162#define DWT_CTRL_EXCEVTENA_Msk             (0x1UL << DWT_CTRL_EXCEVTENA_Pos)           /*!< DWT CTRL: EXCEVTENA Mask */
1163
1164#define DWT_CTRL_CPIEVTENA_Pos             17U                                         /*!< DWT CTRL: CPIEVTENA Position */
1165#define DWT_CTRL_CPIEVTENA_Msk             (0x1UL << DWT_CTRL_CPIEVTENA_Pos)           /*!< DWT CTRL: CPIEVTENA Mask */
1166
1167#define DWT_CTRL_EXCTRCENA_Pos             16U                                         /*!< DWT CTRL: EXCTRCENA Position */
1168#define DWT_CTRL_EXCTRCENA_Msk             (0x1UL << DWT_CTRL_EXCTRCENA_Pos)           /*!< DWT CTRL: EXCTRCENA Mask */
1169
1170#define DWT_CTRL_PCSAMPLENA_Pos            12U                                         /*!< DWT CTRL: PCSAMPLENA Position */
1171#define DWT_CTRL_PCSAMPLENA_Msk            (0x1UL << DWT_CTRL_PCSAMPLENA_Pos)          /*!< DWT CTRL: PCSAMPLENA Mask */
1172
1173#define DWT_CTRL_SYNCTAP_Pos               10U                                         /*!< DWT CTRL: SYNCTAP Position */
1174#define DWT_CTRL_SYNCTAP_Msk               (0x3UL << DWT_CTRL_SYNCTAP_Pos)             /*!< DWT CTRL: SYNCTAP Mask */
1175
1176#define DWT_CTRL_CYCTAP_Pos                 9U                                         /*!< DWT CTRL: CYCTAP Position */
1177#define DWT_CTRL_CYCTAP_Msk                (0x1UL << DWT_CTRL_CYCTAP_Pos)              /*!< DWT CTRL: CYCTAP Mask */
1178
1179#define DWT_CTRL_POSTINIT_Pos               5U                                         /*!< DWT CTRL: POSTINIT Position */
1180#define DWT_CTRL_POSTINIT_Msk              (0xFUL << DWT_CTRL_POSTINIT_Pos)            /*!< DWT CTRL: POSTINIT Mask */
1181
1182#define DWT_CTRL_POSTPRESET_Pos             1U                                         /*!< DWT CTRL: POSTPRESET Position */
1183#define DWT_CTRL_POSTPRESET_Msk            (0xFUL << DWT_CTRL_POSTPRESET_Pos)          /*!< DWT CTRL: POSTPRESET Mask */
1184
1185#define DWT_CTRL_CYCCNTENA_Pos              0U                                         /*!< DWT CTRL: CYCCNTENA Position */
1186#define DWT_CTRL_CYCCNTENA_Msk             (0x1UL /*<< DWT_CTRL_CYCCNTENA_Pos*/)       /*!< DWT CTRL: CYCCNTENA Mask */
1187
1188/* DWT CPI Count Register Definitions */
1189#define DWT_CPICNT_CPICNT_Pos               0U                                         /*!< DWT CPICNT: CPICNT Position */
1190#define DWT_CPICNT_CPICNT_Msk              (0xFFUL /*<< DWT_CPICNT_CPICNT_Pos*/)       /*!< DWT CPICNT: CPICNT Mask */
1191
1192/* DWT Exception Overhead Count Register Definitions */
1193#define DWT_EXCCNT_EXCCNT_Pos               0U                                         /*!< DWT EXCCNT: EXCCNT Position */
1194#define DWT_EXCCNT_EXCCNT_Msk              (0xFFUL /*<< DWT_EXCCNT_EXCCNT_Pos*/)       /*!< DWT EXCCNT: EXCCNT Mask */
1195
1196/* DWT Sleep Count Register Definitions */
1197#define DWT_SLEEPCNT_SLEEPCNT_Pos           0U                                         /*!< DWT SLEEPCNT: SLEEPCNT Position */
1198#define DWT_SLEEPCNT_SLEEPCNT_Msk          (0xFFUL /*<< DWT_SLEEPCNT_SLEEPCNT_Pos*/)   /*!< DWT SLEEPCNT: SLEEPCNT Mask */
1199
1200/* DWT LSU Count Register Definitions */
1201#define DWT_LSUCNT_LSUCNT_Pos               0U                                         /*!< DWT LSUCNT: LSUCNT Position */
1202#define DWT_LSUCNT_LSUCNT_Msk              (0xFFUL /*<< DWT_LSUCNT_LSUCNT_Pos*/)       /*!< DWT LSUCNT: LSUCNT Mask */
1203
1204/* DWT Folded-instruction Count Register Definitions */
1205#define DWT_FOLDCNT_FOLDCNT_Pos             0U                                         /*!< DWT FOLDCNT: FOLDCNT Position */
1206#define DWT_FOLDCNT_FOLDCNT_Msk            (0xFFUL /*<< DWT_FOLDCNT_FOLDCNT_Pos*/)     /*!< DWT FOLDCNT: FOLDCNT Mask */
1207
1208/* DWT Comparator Mask Register Definitions */
1209#define DWT_MASK_MASK_Pos                   0U                                         /*!< DWT MASK: MASK Position */
1210#define DWT_MASK_MASK_Msk                  (0x1FUL /*<< DWT_MASK_MASK_Pos*/)           /*!< DWT MASK: MASK Mask */
1211
1212/* DWT Comparator Function Register Definitions */
1213#define DWT_FUNCTION_MATCHED_Pos           24U                                         /*!< DWT FUNCTION: MATCHED Position */
1214#define DWT_FUNCTION_MATCHED_Msk           (0x1UL << DWT_FUNCTION_MATCHED_Pos)         /*!< DWT FUNCTION: MATCHED Mask */
1215
1216#define DWT_FUNCTION_DATAVADDR1_Pos        16U                                         /*!< DWT FUNCTION: DATAVADDR1 Position */
1217#define DWT_FUNCTION_DATAVADDR1_Msk        (0xFUL << DWT_FUNCTION_DATAVADDR1_Pos)      /*!< DWT FUNCTION: DATAVADDR1 Mask */
1218
1219#define DWT_FUNCTION_DATAVADDR0_Pos        12U                                         /*!< DWT FUNCTION: DATAVADDR0 Position */
1220#define DWT_FUNCTION_DATAVADDR0_Msk        (0xFUL << DWT_FUNCTION_DATAVADDR0_Pos)      /*!< DWT FUNCTION: DATAVADDR0 Mask */
1221
1222#define DWT_FUNCTION_DATAVSIZE_Pos         10U                                         /*!< DWT FUNCTION: DATAVSIZE Position */
1223#define DWT_FUNCTION_DATAVSIZE_Msk         (0x3UL << DWT_FUNCTION_DATAVSIZE_Pos)       /*!< DWT FUNCTION: DATAVSIZE Mask */
1224
1225#define DWT_FUNCTION_LNK1ENA_Pos            9U                                         /*!< DWT FUNCTION: LNK1ENA Position */
1226#define DWT_FUNCTION_LNK1ENA_Msk           (0x1UL << DWT_FUNCTION_LNK1ENA_Pos)         /*!< DWT FUNCTION: LNK1ENA Mask */
1227
1228#define DWT_FUNCTION_DATAVMATCH_Pos         8U                                         /*!< DWT FUNCTION: DATAVMATCH Position */
1229#define DWT_FUNCTION_DATAVMATCH_Msk        (0x1UL << DWT_FUNCTION_DATAVMATCH_Pos)      /*!< DWT FUNCTION: DATAVMATCH Mask */
1230
1231#define DWT_FUNCTION_CYCMATCH_Pos           7U                                         /*!< DWT FUNCTION: CYCMATCH Position */
1232#define DWT_FUNCTION_CYCMATCH_Msk          (0x1UL << DWT_FUNCTION_CYCMATCH_Pos)        /*!< DWT FUNCTION: CYCMATCH Mask */
1233
1234#define DWT_FUNCTION_EMITRANGE_Pos          5U                                         /*!< DWT FUNCTION: EMITRANGE Position */
1235#define DWT_FUNCTION_EMITRANGE_Msk         (0x1UL << DWT_FUNCTION_EMITRANGE_Pos)       /*!< DWT FUNCTION: EMITRANGE Mask */
1236
1237#define DWT_FUNCTION_FUNCTION_Pos           0U                                         /*!< DWT FUNCTION: FUNCTION Position */
1238#define DWT_FUNCTION_FUNCTION_Msk          (0xFUL /*<< DWT_FUNCTION_FUNCTION_Pos*/)    /*!< DWT FUNCTION: FUNCTION Mask */
1239
1240/*@}*/ /* end of group CMSIS_DWT */
1241
1242
1243/**
1244  \ingroup  CMSIS_core_register
1245  \defgroup CMSIS_TPI     Trace Port Interface (TPI)
1246  \brief    Type definitions for the Trace Port Interface (TPI)
1247  @{
1248 */
1249
1250/**
1251  \brief  Structure type to access the Trace Port Interface Register (TPI).
1252 */
1253typedef struct
1254{
1255  __IOM uint32_t SSPSR;                  /*!< Offset: 0x000 (R/ )  Supported Parallel Port Size Register */
1256  __IOM uint32_t CSPSR;                  /*!< Offset: 0x004 (R/W)  Current Parallel Port Size Register */
1257        uint32_t RESERVED0[2U];
1258  __IOM uint32_t ACPR;                   /*!< Offset: 0x010 (R/W)  Asynchronous Clock Prescaler Register */
1259        uint32_t RESERVED1[55U];
1260  __IOM uint32_t SPPR;                   /*!< Offset: 0x0F0 (R/W)  Selected Pin Protocol Register */
1261        uint32_t RESERVED2[131U];
1262  __IM  uint32_t FFSR;                   /*!< Offset: 0x300 (R/ )  Formatter and Flush Status Register */
1263  __IOM uint32_t FFCR;                   /*!< Offset: 0x304 (R/W)  Formatter and Flush Control Register */
1264  __IM  uint32_t FSCR;                   /*!< Offset: 0x308 (R/ )  Formatter Synchronization Counter Register */
1265        uint32_t RESERVED3[759U];
1266  __IM  uint32_t TRIGGER;                /*!< Offset: 0xEE8 (R/ )  TRIGGER */
1267  __IM  uint32_t FIFO0;                  /*!< Offset: 0xEEC (R/ )  Integration ETM Data */
1268  __IM  uint32_t ITATBCTR2;              /*!< Offset: 0xEF0 (R/ )  ITATBCTR2 */
1269        uint32_t RESERVED4[1U];
1270  __IM  uint32_t ITATBCTR0;              /*!< Offset: 0xEF8 (R/ )  ITATBCTR0 */
1271  __IM  uint32_t FIFO1;                  /*!< Offset: 0xEFC (R/ )  Integration ITM Data */
1272  __IOM uint32_t ITCTRL;                 /*!< Offset: 0xF00 (R/W)  Integration Mode Control */
1273        uint32_t RESERVED5[39U];
1274  __IOM uint32_t CLAIMSET;               /*!< Offset: 0xFA0 (R/W)  Claim tag set */
1275  __IOM uint32_t CLAIMCLR;               /*!< Offset: 0xFA4 (R/W)  Claim tag clear */
1276        uint32_t RESERVED7[8U];
1277  __IM  uint32_t DEVID;                  /*!< Offset: 0xFC8 (R/ )  TPIU_DEVID */
1278  __IM  uint32_t DEVTYPE;                /*!< Offset: 0xFCC (R/ )  TPIU_DEVTYPE */
1279} TPI_Type;
1280
1281/* TPI Asynchronous Clock Prescaler Register Definitions */
1282#define TPI_ACPR_PRESCALER_Pos              0U                                         /*!< TPI ACPR: PRESCALER Position */
1283#define TPI_ACPR_PRESCALER_Msk             (0x1FFFUL /*<< TPI_ACPR_PRESCALER_Pos*/)    /*!< TPI ACPR: PRESCALER Mask */
1284
1285/* TPI Selected Pin Protocol Register Definitions */
1286#define TPI_SPPR_TXMODE_Pos                 0U                                         /*!< TPI SPPR: TXMODE Position */
1287#define TPI_SPPR_TXMODE_Msk                (0x3UL /*<< TPI_SPPR_TXMODE_Pos*/)          /*!< TPI SPPR: TXMODE Mask */
1288
1289/* TPI Formatter and Flush Status Register Definitions */
1290#define TPI_FFSR_FtNonStop_Pos              3U                                         /*!< TPI FFSR: FtNonStop Position */
1291#define TPI_FFSR_FtNonStop_Msk             (0x1UL << TPI_FFSR_FtNonStop_Pos)           /*!< TPI FFSR: FtNonStop Mask */
1292
1293#define TPI_FFSR_TCPresent_Pos              2U                                         /*!< TPI FFSR: TCPresent Position */
1294#define TPI_FFSR_TCPresent_Msk             (0x1UL << TPI_FFSR_TCPresent_Pos)           /*!< TPI FFSR: TCPresent Mask */
1295
1296#define TPI_FFSR_FtStopped_Pos              1U                                         /*!< TPI FFSR: FtStopped Position */
1297#define TPI_FFSR_FtStopped_Msk             (0x1UL << TPI_FFSR_FtStopped_Pos)           /*!< TPI FFSR: FtStopped Mask */
1298
1299#define TPI_FFSR_FlInProg_Pos               0U                                         /*!< TPI FFSR: FlInProg Position */
1300#define TPI_FFSR_FlInProg_Msk              (0x1UL /*<< TPI_FFSR_FlInProg_Pos*/)        /*!< TPI FFSR: FlInProg Mask */
1301
1302/* TPI Formatter and Flush Control Register Definitions */
1303#define TPI_FFCR_TrigIn_Pos                 8U                                         /*!< TPI FFCR: TrigIn Position */
1304#define TPI_FFCR_TrigIn_Msk                (0x1UL << TPI_FFCR_TrigIn_Pos)              /*!< TPI FFCR: TrigIn Mask */
1305
1306#define TPI_FFCR_EnFCont_Pos                1U                                         /*!< TPI FFCR: EnFCont Position */
1307#define TPI_FFCR_EnFCont_Msk               (0x1UL << TPI_FFCR_EnFCont_Pos)             /*!< TPI FFCR: EnFCont Mask */
1308
1309/* TPI TRIGGER Register Definitions */
1310#define TPI_TRIGGER_TRIGGER_Pos             0U                                         /*!< TPI TRIGGER: TRIGGER Position */
1311#define TPI_TRIGGER_TRIGGER_Msk            (0x1UL /*<< TPI_TRIGGER_TRIGGER_Pos*/)      /*!< TPI TRIGGER: TRIGGER Mask */
1312
1313/* TPI Integration ETM Data Register Definitions (FIFO0) */
1314#define TPI_FIFO0_ITM_ATVALID_Pos          29U                                         /*!< TPI FIFO0: ITM_ATVALID Position */
1315#define TPI_FIFO0_ITM_ATVALID_Msk          (0x3UL << TPI_FIFO0_ITM_ATVALID_Pos)        /*!< TPI FIFO0: ITM_ATVALID Mask */
1316
1317#define TPI_FIFO0_ITM_bytecount_Pos        27U                                         /*!< TPI FIFO0: ITM_bytecount Position */
1318#define TPI_FIFO0_ITM_bytecount_Msk        (0x3UL << TPI_FIFO0_ITM_bytecount_Pos)      /*!< TPI FIFO0: ITM_bytecount Mask */
1319
1320#define TPI_FIFO0_ETM_ATVALID_Pos          26U                                         /*!< TPI FIFO0: ETM_ATVALID Position */
1321#define TPI_FIFO0_ETM_ATVALID_Msk          (0x3UL << TPI_FIFO0_ETM_ATVALID_Pos)        /*!< TPI FIFO0: ETM_ATVALID Mask */
1322
1323#define TPI_FIFO0_ETM_bytecount_Pos        24U                                         /*!< TPI FIFO0: ETM_bytecount Position */
1324#define TPI_FIFO0_ETM_bytecount_Msk        (0x3UL << TPI_FIFO0_ETM_bytecount_Pos)      /*!< TPI FIFO0: ETM_bytecount Mask */
1325
1326#define TPI_FIFO0_ETM2_Pos                 16U                                         /*!< TPI FIFO0: ETM2 Position */
1327#define TPI_FIFO0_ETM2_Msk                 (0xFFUL << TPI_FIFO0_ETM2_Pos)              /*!< TPI FIFO0: ETM2 Mask */
1328
1329#define TPI_FIFO0_ETM1_Pos                  8U                                         /*!< TPI FIFO0: ETM1 Position */
1330#define TPI_FIFO0_ETM1_Msk                 (0xFFUL << TPI_FIFO0_ETM1_Pos)              /*!< TPI FIFO0: ETM1 Mask */
1331
1332#define TPI_FIFO0_ETM0_Pos                  0U                                         /*!< TPI FIFO0: ETM0 Position */
1333#define TPI_FIFO0_ETM0_Msk                 (0xFFUL /*<< TPI_FIFO0_ETM0_Pos*/)          /*!< TPI FIFO0: ETM0 Mask */
1334
1335/* TPI ITATBCTR2 Register Definitions */
1336#define TPI_ITATBCTR2_ATREADY_Pos           0U                                         /*!< TPI ITATBCTR2: ATREADY Position */
1337#define TPI_ITATBCTR2_ATREADY_Msk          (0x1UL /*<< TPI_ITATBCTR2_ATREADY_Pos*/)    /*!< TPI ITATBCTR2: ATREADY Mask */
1338
1339/* TPI Integration ITM Data Register Definitions (FIFO1) */
1340#define TPI_FIFO1_ITM_ATVALID_Pos          29U                                         /*!< TPI FIFO1: ITM_ATVALID Position */
1341#define TPI_FIFO1_ITM_ATVALID_Msk          (0x3UL << TPI_FIFO1_ITM_ATVALID_Pos)        /*!< TPI FIFO1: ITM_ATVALID Mask */
1342
1343#define TPI_FIFO1_ITM_bytecount_Pos        27U                                         /*!< TPI FIFO1: ITM_bytecount Position */
1344#define TPI_FIFO1_ITM_bytecount_Msk        (0x3UL << TPI_FIFO1_ITM_bytecount_Pos)      /*!< TPI FIFO1: ITM_bytecount Mask */
1345
1346#define TPI_FIFO1_ETM_ATVALID_Pos          26U                                         /*!< TPI FIFO1: ETM_ATVALID Position */
1347#define TPI_FIFO1_ETM_ATVALID_Msk          (0x3UL << TPI_FIFO1_ETM_ATVALID_Pos)        /*!< TPI FIFO1: ETM_ATVALID Mask */
1348
1349#define TPI_FIFO1_ETM_bytecount_Pos        24U                                         /*!< TPI FIFO1: ETM_bytecount Position */
1350#define TPI_FIFO1_ETM_bytecount_Msk        (0x3UL << TPI_FIFO1_ETM_bytecount_Pos)      /*!< TPI FIFO1: ETM_bytecount Mask */
1351
1352#define TPI_FIFO1_ITM2_Pos                 16U                                         /*!< TPI FIFO1: ITM2 Position */
1353#define TPI_FIFO1_ITM2_Msk                 (0xFFUL << TPI_FIFO1_ITM2_Pos)              /*!< TPI FIFO1: ITM2 Mask */
1354
1355#define TPI_FIFO1_ITM1_Pos                  8U                                         /*!< TPI FIFO1: ITM1 Position */
1356#define TPI_FIFO1_ITM1_Msk                 (0xFFUL << TPI_FIFO1_ITM1_Pos)              /*!< TPI FIFO1: ITM1 Mask */
1357
1358#define TPI_FIFO1_ITM0_Pos                  0U                                         /*!< TPI FIFO1: ITM0 Position */
1359#define TPI_FIFO1_ITM0_Msk                 (0xFFUL /*<< TPI_FIFO1_ITM0_Pos*/)          /*!< TPI FIFO1: ITM0 Mask */
1360
1361/* TPI ITATBCTR0 Register Definitions */
1362#define TPI_ITATBCTR0_ATREADY_Pos           0U                                         /*!< TPI ITATBCTR0: ATREADY Position */
1363#define TPI_ITATBCTR0_ATREADY_Msk          (0x1UL /*<< TPI_ITATBCTR0_ATREADY_Pos*/)    /*!< TPI ITATBCTR0: ATREADY Mask */
1364
1365/* TPI Integration Mode Control Register Definitions */
1366#define TPI_ITCTRL_Mode_Pos                 0U                                         /*!< TPI ITCTRL: Mode Position */
1367#define TPI_ITCTRL_Mode_Msk                (0x1UL /*<< TPI_ITCTRL_Mode_Pos*/)          /*!< TPI ITCTRL: Mode Mask */
1368
1369/* TPI DEVID Register Definitions */
1370#define TPI_DEVID_NRZVALID_Pos             11U                                         /*!< TPI DEVID: NRZVALID Position */
1371#define TPI_DEVID_NRZVALID_Msk             (0x1UL << TPI_DEVID_NRZVALID_Pos)           /*!< TPI DEVID: NRZVALID Mask */
1372
1373#define TPI_DEVID_MANCVALID_Pos            10U                                         /*!< TPI DEVID: MANCVALID Position */
1374#define TPI_DEVID_MANCVALID_Msk            (0x1UL << TPI_DEVID_MANCVALID_Pos)          /*!< TPI DEVID: MANCVALID Mask */
1375
1376#define TPI_DEVID_PTINVALID_Pos             9U                                         /*!< TPI DEVID: PTINVALID Position */
1377#define TPI_DEVID_PTINVALID_Msk            (0x1UL << TPI_DEVID_PTINVALID_Pos)          /*!< TPI DEVID: PTINVALID Mask */
1378
1379#define TPI_DEVID_MinBufSz_Pos              6U                                         /*!< TPI DEVID: MinBufSz Position */
1380#define TPI_DEVID_MinBufSz_Msk             (0x7UL << TPI_DEVID_MinBufSz_Pos)           /*!< TPI DEVID: MinBufSz Mask */
1381
1382#define TPI_DEVID_AsynClkIn_Pos             5U                                         /*!< TPI DEVID: AsynClkIn Position */
1383#define TPI_DEVID_AsynClkIn_Msk            (0x1UL << TPI_DEVID_AsynClkIn_Pos)          /*!< TPI DEVID: AsynClkIn Mask */
1384
1385#define TPI_DEVID_NrTraceInput_Pos          0U                                         /*!< TPI DEVID: NrTraceInput Position */
1386#define TPI_DEVID_NrTraceInput_Msk         (0x1FUL /*<< TPI_DEVID_NrTraceInput_Pos*/)  /*!< TPI DEVID: NrTraceInput Mask */
1387
1388/* TPI DEVTYPE Register Definitions */
1389#define TPI_DEVTYPE_MajorType_Pos           4U                                         /*!< TPI DEVTYPE: MajorType Position */
1390#define TPI_DEVTYPE_MajorType_Msk          (0xFUL << TPI_DEVTYPE_MajorType_Pos)        /*!< TPI DEVTYPE: MajorType Mask */
1391
1392#define TPI_DEVTYPE_SubType_Pos             0U                                         /*!< TPI DEVTYPE: SubType Position */
1393#define TPI_DEVTYPE_SubType_Msk            (0xFUL /*<< TPI_DEVTYPE_SubType_Pos*/)      /*!< TPI DEVTYPE: SubType Mask */
1394
1395/*@}*/ /* end of group CMSIS_TPI */
1396
1397
1398#if (__MPU_PRESENT == 1U)
1399/**
1400  \ingroup  CMSIS_core_register
1401  \defgroup CMSIS_MPU     Memory Protection Unit (MPU)
1402  \brief    Type definitions for the Memory Protection Unit (MPU)
1403  @{
1404 */
1405
1406/**
1407  \brief  Structure type to access the Memory Protection Unit (MPU).
1408 */
1409typedef struct
1410{
1411  __IM  uint32_t TYPE;                   /*!< Offset: 0x000 (R/ )  MPU Type Register */
1412  __IOM uint32_t CTRL;                   /*!< Offset: 0x004 (R/W)  MPU Control Register */
1413  __IOM uint32_t RNR;                    /*!< Offset: 0x008 (R/W)  MPU Region RNRber Register */
1414  __IOM uint32_t RBAR;                   /*!< Offset: 0x00C (R/W)  MPU Region Base Address Register */
1415  __IOM uint32_t RASR;                   /*!< Offset: 0x010 (R/W)  MPU Region Attribute and Size Register */
1416  __IOM uint32_t RBAR_A1;                /*!< Offset: 0x014 (R/W)  MPU Alias 1 Region Base Address Register */
1417  __IOM uint32_t RASR_A1;                /*!< Offset: 0x018 (R/W)  MPU Alias 1 Region Attribute and Size Register */
1418  __IOM uint32_t RBAR_A2;                /*!< Offset: 0x01C (R/W)  MPU Alias 2 Region Base Address Register */
1419  __IOM uint32_t RASR_A2;                /*!< Offset: 0x020 (R/W)  MPU Alias 2 Region Attribute and Size Register */
1420  __IOM uint32_t RBAR_A3;                /*!< Offset: 0x024 (R/W)  MPU Alias 3 Region Base Address Register */
1421  __IOM uint32_t RASR_A3;                /*!< Offset: 0x028 (R/W)  MPU Alias 3 Region Attribute and Size Register */
1422} MPU_Type;
1423
1424/* MPU Type Register Definitions */
1425#define MPU_TYPE_IREGION_Pos               16U                                            /*!< MPU TYPE: IREGION Position */
1426#define MPU_TYPE_IREGION_Msk               (0xFFUL << MPU_TYPE_IREGION_Pos)               /*!< MPU TYPE: IREGION Mask */
1427
1428#define MPU_TYPE_DREGION_Pos                8U                                            /*!< MPU TYPE: DREGION Position */
1429#define MPU_TYPE_DREGION_Msk               (0xFFUL << MPU_TYPE_DREGION_Pos)               /*!< MPU TYPE: DREGION Mask */
1430
1431#define MPU_TYPE_SEPARATE_Pos               0U                                            /*!< MPU TYPE: SEPARATE Position */
1432#define MPU_TYPE_SEPARATE_Msk              (1UL /*<< MPU_TYPE_SEPARATE_Pos*/)             /*!< MPU TYPE: SEPARATE Mask */
1433
1434/* MPU Control Register Definitions */
1435#define MPU_CTRL_PRIVDEFENA_Pos             2U                                            /*!< MPU CTRL: PRIVDEFENA Position */
1436#define MPU_CTRL_PRIVDEFENA_Msk            (1UL << MPU_CTRL_PRIVDEFENA_Pos)               /*!< MPU CTRL: PRIVDEFENA Mask */
1437
1438#define MPU_CTRL_HFNMIENA_Pos               1U                                            /*!< MPU CTRL: HFNMIENA Position */
1439#define MPU_CTRL_HFNMIENA_Msk              (1UL << MPU_CTRL_HFNMIENA_Pos)                 /*!< MPU CTRL: HFNMIENA Mask */
1440
1441#define MPU_CTRL_ENABLE_Pos                 0U                                            /*!< MPU CTRL: ENABLE Position */
1442#define MPU_CTRL_ENABLE_Msk                (1UL /*<< MPU_CTRL_ENABLE_Pos*/)               /*!< MPU CTRL: ENABLE Mask */
1443
1444/* MPU Region Number Register Definitions */
1445#define MPU_RNR_REGION_Pos                  0U                                            /*!< MPU RNR: REGION Position */
1446#define MPU_RNR_REGION_Msk                 (0xFFUL /*<< MPU_RNR_REGION_Pos*/)             /*!< MPU RNR: REGION Mask */
1447
1448/* MPU Region Base Address Register Definitions */
1449#define MPU_RBAR_ADDR_Pos                   5U                                            /*!< MPU RBAR: ADDR Position */
1450#define MPU_RBAR_ADDR_Msk                  (0x7FFFFFFUL << MPU_RBAR_ADDR_Pos)             /*!< MPU RBAR: ADDR Mask */
1451
1452#define MPU_RBAR_VALID_Pos                  4U                                            /*!< MPU RBAR: VALID Position */
1453#define MPU_RBAR_VALID_Msk                 (1UL << MPU_RBAR_VALID_Pos)                    /*!< MPU RBAR: VALID Mask */
1454
1455#define MPU_RBAR_REGION_Pos                 0U                                            /*!< MPU RBAR: REGION Position */
1456#define MPU_RBAR_REGION_Msk                (0xFUL /*<< MPU_RBAR_REGION_Pos*/)             /*!< MPU RBAR: REGION Mask */
1457
1458/* MPU Region Attribute and Size Register Definitions */
1459#define MPU_RASR_ATTRS_Pos                 16U                                            /*!< MPU RASR: MPU Region Attribute field Position */
1460#define MPU_RASR_ATTRS_Msk                 (0xFFFFUL << MPU_RASR_ATTRS_Pos)               /*!< MPU RASR: MPU Region Attribute field Mask */
1461
1462#define MPU_RASR_XN_Pos                    28U                                            /*!< MPU RASR: ATTRS.XN Position */
1463#define MPU_RASR_XN_Msk                    (1UL << MPU_RASR_XN_Pos)                       /*!< MPU RASR: ATTRS.XN Mask */
1464
1465#define MPU_RASR_AP_Pos                    24U                                            /*!< MPU RASR: ATTRS.AP Position */
1466#define MPU_RASR_AP_Msk                    (0x7UL << MPU_RASR_AP_Pos)                     /*!< MPU RASR: ATTRS.AP Mask */
1467
1468#define MPU_RASR_TEX_Pos                   19U                                            /*!< MPU RASR: ATTRS.TEX Position */
1469#define MPU_RASR_TEX_Msk                   (0x7UL << MPU_RASR_TEX_Pos)                    /*!< MPU RASR: ATTRS.TEX Mask */
1470
1471#define MPU_RASR_S_Pos                     18U                                            /*!< MPU RASR: ATTRS.S Position */
1472#define MPU_RASR_S_Msk                     (1UL << MPU_RASR_S_Pos)                        /*!< MPU RASR: ATTRS.S Mask */
1473
1474#define MPU_RASR_C_Pos                     17U                                            /*!< MPU RASR: ATTRS.C Position */
1475#define MPU_RASR_C_Msk                     (1UL << MPU_RASR_C_Pos)                        /*!< MPU RASR: ATTRS.C Mask */
1476
1477#define MPU_RASR_B_Pos                     16U                                            /*!< MPU RASR: ATTRS.B Position */
1478#define MPU_RASR_B_Msk                     (1UL << MPU_RASR_B_Pos)                        /*!< MPU RASR: ATTRS.B Mask */
1479
1480#define MPU_RASR_SRD_Pos                    8U                                            /*!< MPU RASR: Sub-Region Disable Position */
1481#define MPU_RASR_SRD_Msk                   (0xFFUL << MPU_RASR_SRD_Pos)                   /*!< MPU RASR: Sub-Region Disable Mask */
1482
1483#define MPU_RASR_SIZE_Pos                   1U                                            /*!< MPU RASR: Region Size Field Position */
1484#define MPU_RASR_SIZE_Msk                  (0x1FUL << MPU_RASR_SIZE_Pos)                  /*!< MPU RASR: Region Size Field Mask */
1485
1486#define MPU_RASR_ENABLE_Pos                 0U                                            /*!< MPU RASR: Region enable bit Position */
1487#define MPU_RASR_ENABLE_Msk                (1UL /*<< MPU_RASR_ENABLE_Pos*/)               /*!< MPU RASR: Region enable bit Disable Mask */
1488
1489/*@} end of group CMSIS_MPU */
1490#endif
1491
1492
1493#if (__FPU_PRESENT == 1U)
1494/**
1495  \ingroup  CMSIS_core_register
1496  \defgroup CMSIS_FPU     Floating Point Unit (FPU)
1497  \brief    Type definitions for the Floating Point Unit (FPU)
1498  @{
1499 */
1500
1501/**
1502  \brief  Structure type to access the Floating Point Unit (FPU).
1503 */
1504typedef struct
1505{
1506        uint32_t RESERVED0[1U];
1507  __IOM uint32_t FPCCR;                  /*!< Offset: 0x004 (R/W)  Floating-Point Context Control Register */
1508  __IOM uint32_t FPCAR;                  /*!< Offset: 0x008 (R/W)  Floating-Point Context Address Register */
1509  __IOM uint32_t FPDSCR;                 /*!< Offset: 0x00C (R/W)  Floating-Point Default Status Control Register */
1510  __IM  uint32_t MVFR0;                  /*!< Offset: 0x010 (R/ )  Media and FP Feature Register 0 */
1511  __IM  uint32_t MVFR1;                  /*!< Offset: 0x014 (R/ )  Media and FP Feature Register 1 */
1512  __IM  uint32_t MVFR2;                  /*!< Offset: 0x018 (R/ )  Media and FP Feature Register 2 */
1513} FPU_Type;
1514
1515/* Floating-Point Context Control Register Definitions */
1516#define FPU_FPCCR_ASPEN_Pos                31U                                            /*!< FPCCR: ASPEN bit Position */
1517#define FPU_FPCCR_ASPEN_Msk                (1UL << FPU_FPCCR_ASPEN_Pos)                   /*!< FPCCR: ASPEN bit Mask */
1518
1519#define FPU_FPCCR_LSPEN_Pos                30U                                            /*!< FPCCR: LSPEN Position */
1520#define FPU_FPCCR_LSPEN_Msk                (1UL << FPU_FPCCR_LSPEN_Pos)                   /*!< FPCCR: LSPEN bit Mask */
1521
1522#define FPU_FPCCR_MONRDY_Pos                8U                                            /*!< FPCCR: MONRDY Position */
1523#define FPU_FPCCR_MONRDY_Msk               (1UL << FPU_FPCCR_MONRDY_Pos)                  /*!< FPCCR: MONRDY bit Mask */
1524
1525#define FPU_FPCCR_BFRDY_Pos                 6U                                            /*!< FPCCR: BFRDY Position */
1526#define FPU_FPCCR_BFRDY_Msk                (1UL << FPU_FPCCR_BFRDY_Pos)                   /*!< FPCCR: BFRDY bit Mask */
1527
1528#define FPU_FPCCR_MMRDY_Pos                 5U                                            /*!< FPCCR: MMRDY Position */
1529#define FPU_FPCCR_MMRDY_Msk                (1UL << FPU_FPCCR_MMRDY_Pos)                   /*!< FPCCR: MMRDY bit Mask */
1530
1531#define FPU_FPCCR_HFRDY_Pos                 4U                                            /*!< FPCCR: HFRDY Position */
1532#define FPU_FPCCR_HFRDY_Msk                (1UL << FPU_FPCCR_HFRDY_Pos)                   /*!< FPCCR: HFRDY bit Mask */
1533
1534#define FPU_FPCCR_THREAD_Pos                3U                                            /*!< FPCCR: processor mode bit Position */
1535#define FPU_FPCCR_THREAD_Msk               (1UL << FPU_FPCCR_THREAD_Pos)                  /*!< FPCCR: processor mode active bit Mask */
1536
1537#define FPU_FPCCR_USER_Pos                  1U                                            /*!< FPCCR: privilege level bit Position */
1538#define FPU_FPCCR_USER_Msk                 (1UL << FPU_FPCCR_USER_Pos)                    /*!< FPCCR: privilege level bit Mask */
1539
1540#define FPU_FPCCR_LSPACT_Pos                0U                                            /*!< FPCCR: Lazy state preservation active bit Position */
1541#define FPU_FPCCR_LSPACT_Msk               (1UL /*<< FPU_FPCCR_LSPACT_Pos*/)              /*!< FPCCR: Lazy state preservation active bit Mask */
1542
1543/* Floating-Point Context Address Register Definitions */
1544#define FPU_FPCAR_ADDRESS_Pos               3U                                            /*!< FPCAR: ADDRESS bit Position */
1545#define FPU_FPCAR_ADDRESS_Msk              (0x1FFFFFFFUL << FPU_FPCAR_ADDRESS_Pos)        /*!< FPCAR: ADDRESS bit Mask */
1546
1547/* Floating-Point Default Status Control Register Definitions */
1548#define FPU_FPDSCR_AHP_Pos                 26U                                            /*!< FPDSCR: AHP bit Position */
1549#define FPU_FPDSCR_AHP_Msk                 (1UL << FPU_FPDSCR_AHP_Pos)                    /*!< FPDSCR: AHP bit Mask */
1550
1551#define FPU_FPDSCR_DN_Pos                  25U                                            /*!< FPDSCR: DN bit Position */
1552#define FPU_FPDSCR_DN_Msk                  (1UL << FPU_FPDSCR_DN_Pos)                     /*!< FPDSCR: DN bit Mask */
1553
1554#define FPU_FPDSCR_FZ_Pos                  24U                                            /*!< FPDSCR: FZ bit Position */
1555#define FPU_FPDSCR_FZ_Msk                  (1UL << FPU_FPDSCR_FZ_Pos)                     /*!< FPDSCR: FZ bit Mask */
1556
1557#define FPU_FPDSCR_RMode_Pos               22U                                            /*!< FPDSCR: RMode bit Position */
1558#define FPU_FPDSCR_RMode_Msk               (3UL << FPU_FPDSCR_RMode_Pos)                  /*!< FPDSCR: RMode bit Mask */
1559
1560/* Media and FP Feature Register 0 Definitions */
1561#define FPU_MVFR0_FP_rounding_modes_Pos    28U                                            /*!< MVFR0: FP rounding modes bits Position */
1562#define FPU_MVFR0_FP_rounding_modes_Msk    (0xFUL << FPU_MVFR0_FP_rounding_modes_Pos)     /*!< MVFR0: FP rounding modes bits Mask */
1563
1564#define FPU_MVFR0_Short_vectors_Pos        24U                                            /*!< MVFR0: Short vectors bits Position */
1565#define FPU_MVFR0_Short_vectors_Msk        (0xFUL << FPU_MVFR0_Short_vectors_Pos)         /*!< MVFR0: Short vectors bits Mask */
1566
1567#define FPU_MVFR0_Square_root_Pos          20U                                            /*!< MVFR0: Square root bits Position */
1568#define FPU_MVFR0_Square_root_Msk          (0xFUL << FPU_MVFR0_Square_root_Pos)           /*!< MVFR0: Square root bits Mask */
1569
1570#define FPU_MVFR0_Divide_Pos               16U                                            /*!< MVFR0: Divide bits Position */
1571#define FPU_MVFR0_Divide_Msk               (0xFUL << FPU_MVFR0_Divide_Pos)                /*!< MVFR0: Divide bits Mask */
1572
1573#define FPU_MVFR0_FP_excep_trapping_Pos    12U                                            /*!< MVFR0: FP exception trapping bits Position */
1574#define FPU_MVFR0_FP_excep_trapping_Msk    (0xFUL << FPU_MVFR0_FP_excep_trapping_Pos)     /*!< MVFR0: FP exception trapping bits Mask */
1575
1576#define FPU_MVFR0_Double_precision_Pos      8U                                            /*!< MVFR0: Double-precision bits Position */
1577#define FPU_MVFR0_Double_precision_Msk     (0xFUL << FPU_MVFR0_Double_precision_Pos)      /*!< MVFR0: Double-precision bits Mask */
1578
1579#define FPU_MVFR0_Single_precision_Pos      4U                                            /*!< MVFR0: Single-precision bits Position */
1580#define FPU_MVFR0_Single_precision_Msk     (0xFUL << FPU_MVFR0_Single_precision_Pos)      /*!< MVFR0: Single-precision bits Mask */
1581
1582#define FPU_MVFR0_A_SIMD_registers_Pos      0U                                            /*!< MVFR0: A_SIMD registers bits Position */
1583#define FPU_MVFR0_A_SIMD_registers_Msk     (0xFUL /*<< FPU_MVFR0_A_SIMD_registers_Pos*/)  /*!< MVFR0: A_SIMD registers bits Mask */
1584
1585/* Media and FP Feature Register 1 Definitions */
1586#define FPU_MVFR1_FP_fused_MAC_Pos         28U                                            /*!< MVFR1: FP fused MAC bits Position */
1587#define FPU_MVFR1_FP_fused_MAC_Msk         (0xFUL << FPU_MVFR1_FP_fused_MAC_Pos)          /*!< MVFR1: FP fused MAC bits Mask */
1588
1589#define FPU_MVFR1_FP_HPFP_Pos              24U                                            /*!< MVFR1: FP HPFP bits Position */
1590#define FPU_MVFR1_FP_HPFP_Msk              (0xFUL << FPU_MVFR1_FP_HPFP_Pos)               /*!< MVFR1: FP HPFP bits Mask */
1591
1592#define FPU_MVFR1_D_NaN_mode_Pos            4U                                            /*!< MVFR1: D_NaN mode bits Position */
1593#define FPU_MVFR1_D_NaN_mode_Msk           (0xFUL << FPU_MVFR1_D_NaN_mode_Pos)            /*!< MVFR1: D_NaN mode bits Mask */
1594
1595#define FPU_MVFR1_FtZ_mode_Pos              0U                                            /*!< MVFR1: FtZ mode bits Position */
1596#define FPU_MVFR1_FtZ_mode_Msk             (0xFUL /*<< FPU_MVFR1_FtZ_mode_Pos*/)          /*!< MVFR1: FtZ mode bits Mask */
1597
1598/* Media and FP Feature Register 2 Definitions */
1599
1600/*@} end of group CMSIS_FPU */
1601#endif
1602
1603
1604/**
1605  \ingroup  CMSIS_core_register
1606  \defgroup CMSIS_CoreDebug       Core Debug Registers (CoreDebug)
1607  \brief    Type definitions for the Core Debug Registers
1608  @{
1609 */
1610
1611/**
1612  \brief  Structure type to access the Core Debug Register (CoreDebug).
1613 */
1614typedef struct
1615{
1616  __IOM uint32_t DHCSR;                  /*!< Offset: 0x000 (R/W)  Debug Halting Control and Status Register */
1617  __OM  uint32_t DCRSR;                  /*!< Offset: 0x004 ( /W)  Debug Core Register Selector Register */
1618  __IOM uint32_t DCRDR;                  /*!< Offset: 0x008 (R/W)  Debug Core Register Data Register */
1619  __IOM uint32_t DEMCR;                  /*!< Offset: 0x00C (R/W)  Debug Exception and Monitor Control Register */
1620} CoreDebug_Type;
1621
1622/* Debug Halting Control and Status Register Definitions */
1623#define CoreDebug_DHCSR_DBGKEY_Pos         16U                                            /*!< CoreDebug DHCSR: DBGKEY Position */
1624#define CoreDebug_DHCSR_DBGKEY_Msk         (0xFFFFUL << CoreDebug_DHCSR_DBGKEY_Pos)       /*!< CoreDebug DHCSR: DBGKEY Mask */
1625
1626#define CoreDebug_DHCSR_S_RESET_ST_Pos     25U                                            /*!< CoreDebug DHCSR: S_RESET_ST Position */
1627#define CoreDebug_DHCSR_S_RESET_ST_Msk     (1UL << CoreDebug_DHCSR_S_RESET_ST_Pos)        /*!< CoreDebug DHCSR: S_RESET_ST Mask */
1628
1629#define CoreDebug_DHCSR_S_RETIRE_ST_Pos    24U                                            /*!< CoreDebug DHCSR: S_RETIRE_ST Position */
1630#define CoreDebug_DHCSR_S_RETIRE_ST_Msk    (1UL << CoreDebug_DHCSR_S_RETIRE_ST_Pos)       /*!< CoreDebug DHCSR: S_RETIRE_ST Mask */
1631
1632#define CoreDebug_DHCSR_S_LOCKUP_Pos       19U                                            /*!< CoreDebug DHCSR: S_LOCKUP Position */
1633#define CoreDebug_DHCSR_S_LOCKUP_Msk       (1UL << CoreDebug_DHCSR_S_LOCKUP_Pos)          /*!< CoreDebug DHCSR: S_LOCKUP Mask */
1634
1635#define CoreDebug_DHCSR_S_SLEEP_Pos        18U                                            /*!< CoreDebug DHCSR: S_SLEEP Position */
1636#define CoreDebug_DHCSR_S_SLEEP_Msk        (1UL << CoreDebug_DHCSR_S_SLEEP_Pos)           /*!< CoreDebug DHCSR: S_SLEEP Mask */
1637
1638#define CoreDebug_DHCSR_S_HALT_Pos         17U                                            /*!< CoreDebug DHCSR: S_HALT Position */
1639#define CoreDebug_DHCSR_S_HALT_Msk         (1UL << CoreDebug_DHCSR_S_HALT_Pos)            /*!< CoreDebug DHCSR: S_HALT Mask */
1640
1641#define CoreDebug_DHCSR_S_REGRDY_Pos       16U                                            /*!< CoreDebug DHCSR: S_REGRDY Position */
1642#define CoreDebug_DHCSR_S_REGRDY_Msk       (1UL << CoreDebug_DHCSR_S_REGRDY_Pos)          /*!< CoreDebug DHCSR: S_REGRDY Mask */
1643
1644#define CoreDebug_DHCSR_C_SNAPSTALL_Pos     5U                                            /*!< CoreDebug DHCSR: C_SNAPSTALL Position */
1645#define CoreDebug_DHCSR_C_SNAPSTALL_Msk    (1UL << CoreDebug_DHCSR_C_SNAPSTALL_Pos)       /*!< CoreDebug DHCSR: C_SNAPSTALL Mask */
1646
1647#define CoreDebug_DHCSR_C_MASKINTS_Pos      3U                                            /*!< CoreDebug DHCSR: C_MASKINTS Position */
1648#define CoreDebug_DHCSR_C_MASKINTS_Msk     (1UL << CoreDebug_DHCSR_C_MASKINTS_Pos)        /*!< CoreDebug DHCSR: C_MASKINTS Mask */
1649
1650#define CoreDebug_DHCSR_C_STEP_Pos          2U                                            /*!< CoreDebug DHCSR: C_STEP Position */
1651#define CoreDebug_DHCSR_C_STEP_Msk         (1UL << CoreDebug_DHCSR_C_STEP_Pos)            /*!< CoreDebug DHCSR: C_STEP Mask */
1652
1653#define CoreDebug_DHCSR_C_HALT_Pos          1U                                            /*!< CoreDebug DHCSR: C_HALT Position */
1654#define CoreDebug_DHCSR_C_HALT_Msk         (1UL << CoreDebug_DHCSR_C_HALT_Pos)            /*!< CoreDebug DHCSR: C_HALT Mask */
1655
1656#define CoreDebug_DHCSR_C_DEBUGEN_Pos       0U                                            /*!< CoreDebug DHCSR: C_DEBUGEN Position */
1657#define CoreDebug_DHCSR_C_DEBUGEN_Msk      (1UL /*<< CoreDebug_DHCSR_C_DEBUGEN_Pos*/)     /*!< CoreDebug DHCSR: C_DEBUGEN Mask */
1658
1659/* Debug Core Register Selector Register Definitions */
1660#define CoreDebug_DCRSR_REGWnR_Pos         16U                                            /*!< CoreDebug DCRSR: REGWnR Position */
1661#define CoreDebug_DCRSR_REGWnR_Msk         (1UL << CoreDebug_DCRSR_REGWnR_Pos)            /*!< CoreDebug DCRSR: REGWnR Mask */
1662
1663#define CoreDebug_DCRSR_REGSEL_Pos          0U                                            /*!< CoreDebug DCRSR: REGSEL Position */
1664#define CoreDebug_DCRSR_REGSEL_Msk         (0x1FUL /*<< CoreDebug_DCRSR_REGSEL_Pos*/)     /*!< CoreDebug DCRSR: REGSEL Mask */
1665
1666/* Debug Exception and Monitor Control Register Definitions */
1667#define CoreDebug_DEMCR_TRCENA_Pos         24U                                            /*!< CoreDebug DEMCR: TRCENA Position */
1668#define CoreDebug_DEMCR_TRCENA_Msk         (1UL << CoreDebug_DEMCR_TRCENA_Pos)            /*!< CoreDebug DEMCR: TRCENA Mask */
1669
1670#define CoreDebug_DEMCR_MON_REQ_Pos        19U                                            /*!< CoreDebug DEMCR: MON_REQ Position */
1671#define CoreDebug_DEMCR_MON_REQ_Msk        (1UL << CoreDebug_DEMCR_MON_REQ_Pos)           /*!< CoreDebug DEMCR: MON_REQ Mask */
1672
1673#define CoreDebug_DEMCR_MON_STEP_Pos       18U                                            /*!< CoreDebug DEMCR: MON_STEP Position */
1674#define CoreDebug_DEMCR_MON_STEP_Msk       (1UL << CoreDebug_DEMCR_MON_STEP_Pos)          /*!< CoreDebug DEMCR: MON_STEP Mask */
1675
1676#define CoreDebug_DEMCR_MON_PEND_Pos       17U                                            /*!< CoreDebug DEMCR: MON_PEND Position */
1677#define CoreDebug_DEMCR_MON_PEND_Msk       (1UL << CoreDebug_DEMCR_MON_PEND_Pos)          /*!< CoreDebug DEMCR: MON_PEND Mask */
1678
1679#define CoreDebug_DEMCR_MON_EN_Pos         16U                                            /*!< CoreDebug DEMCR: MON_EN Position */
1680#define CoreDebug_DEMCR_MON_EN_Msk         (1UL << CoreDebug_DEMCR_MON_EN_Pos)            /*!< CoreDebug DEMCR: MON_EN Mask */
1681
1682#define CoreDebug_DEMCR_VC_HARDERR_Pos     10U                                            /*!< CoreDebug DEMCR: VC_HARDERR Position */
1683#define CoreDebug_DEMCR_VC_HARDERR_Msk     (1UL << CoreDebug_DEMCR_VC_HARDERR_Pos)        /*!< CoreDebug DEMCR: VC_HARDERR Mask */
1684
1685#define CoreDebug_DEMCR_VC_INTERR_Pos       9U                                            /*!< CoreDebug DEMCR: VC_INTERR Position */
1686#define CoreDebug_DEMCR_VC_INTERR_Msk      (1UL << CoreDebug_DEMCR_VC_INTERR_Pos)         /*!< CoreDebug DEMCR: VC_INTERR Mask */
1687
1688#define CoreDebug_DEMCR_VC_BUSERR_Pos       8U                                            /*!< CoreDebug DEMCR: VC_BUSERR Position */
1689#define CoreDebug_DEMCR_VC_BUSERR_Msk      (1UL << CoreDebug_DEMCR_VC_BUSERR_Pos)         /*!< CoreDebug DEMCR: VC_BUSERR Mask */
1690
1691#define CoreDebug_DEMCR_VC_STATERR_Pos      7U                                            /*!< CoreDebug DEMCR: VC_STATERR Position */
1692#define CoreDebug_DEMCR_VC_STATERR_Msk     (1UL << CoreDebug_DEMCR_VC_STATERR_Pos)        /*!< CoreDebug DEMCR: VC_STATERR Mask */
1693
1694#define CoreDebug_DEMCR_VC_CHKERR_Pos       6U                                            /*!< CoreDebug DEMCR: VC_CHKERR Position */
1695#define CoreDebug_DEMCR_VC_CHKERR_Msk      (1UL << CoreDebug_DEMCR_VC_CHKERR_Pos)         /*!< CoreDebug DEMCR: VC_CHKERR Mask */
1696
1697#define CoreDebug_DEMCR_VC_NOCPERR_Pos      5U                                            /*!< CoreDebug DEMCR: VC_NOCPERR Position */
1698#define CoreDebug_DEMCR_VC_NOCPERR_Msk     (1UL << CoreDebug_DEMCR_VC_NOCPERR_Pos)        /*!< CoreDebug DEMCR: VC_NOCPERR Mask */
1699
1700#define CoreDebug_DEMCR_VC_MMERR_Pos        4U                                            /*!< CoreDebug DEMCR: VC_MMERR Position */
1701#define CoreDebug_DEMCR_VC_MMERR_Msk       (1UL << CoreDebug_DEMCR_VC_MMERR_Pos)          /*!< CoreDebug DEMCR: VC_MMERR Mask */
1702
1703#define CoreDebug_DEMCR_VC_CORERESET_Pos    0U                                            /*!< CoreDebug DEMCR: VC_CORERESET Position */
1704#define CoreDebug_DEMCR_VC_CORERESET_Msk   (1UL /*<< CoreDebug_DEMCR_VC_CORERESET_Pos*/)  /*!< CoreDebug DEMCR: VC_CORERESET Mask */
1705
1706/*@} end of group CMSIS_CoreDebug */
1707
1708
1709/**
1710  \ingroup    CMSIS_core_register
1711  \defgroup   CMSIS_core_bitfield     Core register bit field macros
1712  \brief      Macros for use with bit field definitions (xxx_Pos, xxx_Msk).
1713  @{
1714 */
1715
1716/**
1717  \brief   Mask and shift a bit field value for use in a register bit range.
1718  \param[in] field  Name of the register bit field.
1719  \param[in] value  Value of the bit field.
1720  \return           Masked and shifted value.
1721*/
1722#define _VAL2FLD(field, value)    ((value << field ## _Pos) & field ## _Msk)
1723
1724/**
1725  \brief     Mask and shift a register value to extract a bit filed value.
1726  \param[in] field  Name of the register bit field.
1727  \param[in] value  Value of register.
1728  \return           Masked and shifted bit field value.
1729*/
1730#define _FLD2VAL(field, value)    ((value & field ## _Msk) >> field ## _Pos)
1731
1732/*@} end of group CMSIS_core_bitfield */
1733
1734
1735/**
1736  \ingroup    CMSIS_core_register
1737  \defgroup   CMSIS_core_base     Core Definitions
1738  \brief      Definitions for base addresses, unions, and structures.
1739  @{
1740 */
1741
1742/* Memory mapping of Cortex-M4 Hardware */
1743#define SCS_BASE            (0xE000E000UL)                            /*!< System Control Space Base Address */
1744#define ITM_BASE            (0xE0000000UL)                            /*!< ITM Base Address */
1745#define DWT_BASE            (0xE0001000UL)                            /*!< DWT Base Address */
1746#define TPI_BASE            (0xE0040000UL)                            /*!< TPI Base Address */
1747#define CoreDebug_BASE      (0xE000EDF0UL)                            /*!< Core Debug Base Address */
1748#define SysTick_BASE        (SCS_BASE +  0x0010UL)                    /*!< SysTick Base Address */
1749#define NVIC_BASE           (SCS_BASE +  0x0100UL)                    /*!< NVIC Base Address */
1750#define SCB_BASE            (SCS_BASE +  0x0D00UL)                    /*!< System Control Block Base Address */
1751
1752#define SCnSCB              ((SCnSCB_Type    *)     SCS_BASE      )   /*!< System control Register not in SCB */
1753#define SCB                 ((SCB_Type       *)     SCB_BASE      )   /*!< SCB configuration struct */
1754#define SysTick             ((SysTick_Type   *)     SysTick_BASE  )   /*!< SysTick configuration struct */
1755#define NVIC                ((NVIC_Type      *)     NVIC_BASE     )   /*!< NVIC configuration struct */
1756#define ITM                 ((ITM_Type       *)     ITM_BASE      )   /*!< ITM configuration struct */
1757#define DWT                 ((DWT_Type       *)     DWT_BASE      )   /*!< DWT configuration struct */
1758#define TPI                 ((TPI_Type       *)     TPI_BASE      )   /*!< TPI configuration struct */
1759#define CoreDebug           ((CoreDebug_Type *)     CoreDebug_BASE)   /*!< Core Debug configuration struct */
1760
1761#if (__MPU_PRESENT == 1U)
1762  #define MPU_BASE          (SCS_BASE +  0x0D90UL)                    /*!< Memory Protection Unit */
1763  #define MPU               ((MPU_Type       *)     MPU_BASE      )   /*!< Memory Protection Unit */
1764#endif
1765
1766#if (__FPU_PRESENT == 1U)
1767  #define FPU_BASE          (SCS_BASE +  0x0F30UL)                    /*!< Floating Point Unit */
1768  #define FPU               ((FPU_Type       *)     FPU_BASE      )   /*!< Floating Point Unit */
1769#endif
1770
1771/*@} */
1772
1773
1774
1775/*******************************************************************************
1776 *                Hardware Abstraction Layer
1777  Core Function Interface contains:
1778  - Core NVIC Functions
1779  - Core SysTick Functions
1780  - Core Debug Functions
1781  - Core Register Access Functions
1782 ******************************************************************************/
1783/**
1784  \defgroup CMSIS_Core_FunctionInterface Functions and Instructions Reference
1785  \ingroup CMSIS
1786*/
1787
1788
1789
1790/* ##########################   NVIC functions  #################################### */
1791/**
1792  \ingroup  CMSIS_Core_FunctionInterface
1793  \defgroup CMSIS_Core_NVICFunctions NVIC Functions
1794  \brief    Functions that manage interrupts and exceptions via the NVIC.
1795  @{
1796 */
1797
1798/**
1799  \brief   Set Priority Grouping
1800  \details Sets the priority grouping field using the required unlock sequence.
1801           The parameter PriorityGroup is assigned to the field SCB->AIRCR [10:8] PRIGROUP field.
1802           Only values from 0..7 are used.
1803           In case of a conflict between priority grouping and available
1804           priority bits (__NVIC_PRIO_BITS), the smallest possible priority group is set.
1805  \param [in]      PriorityGroup  Priority grouping field.
1806 */
1807__STATIC_INLINE void NVIC_SetPriorityGrouping(uint32_t PriorityGroup)
1808{
1809  uint32_t reg_value;
1810  uint32_t PriorityGroupTmp = (PriorityGroup & (uint32_t)0x07UL);             /* only values 0..7 are used          */
1811
1812  reg_value  =  SCB->AIRCR;                                                   /* read old register configuration    */
1813  reg_value &= ~((uint32_t)(SCB_AIRCR_VECTKEY_Msk | SCB_AIRCR_PRIGROUP_Msk)); /* clear bits to change               */
1814  reg_value  =  (reg_value                                   |
1815                ((uint32_t)0x5FAUL << SCB_AIRCR_VECTKEY_Pos) |
1816                (PriorityGroupTmp << 8U)                      );              /* Insert write key and priorty group */
1817  SCB->AIRCR =  reg_value;
1818}
1819
1820
1821/**
1822  \brief   Get Priority Grouping
1823  \details Reads the priority grouping field from the NVIC Interrupt Controller.
1824  \return                Priority grouping field (SCB->AIRCR [10:8] PRIGROUP field).
1825 */
1826__STATIC_INLINE uint32_t NVIC_GetPriorityGrouping(void)
1827{
1828  return ((uint32_t)((SCB->AIRCR & SCB_AIRCR_PRIGROUP_Msk) >> SCB_AIRCR_PRIGROUP_Pos));
1829}
1830
1831
1832/**
1833  \brief   Enable External Interrupt
1834  \details Enables a device-specific interrupt in the NVIC interrupt controller.
1835  \param [in]      IRQn  External interrupt number. Value cannot be negative.
1836 */
1837__STATIC_INLINE void NVIC_EnableIRQ(IRQn_Type IRQn)
1838{
1839  NVIC->ISER[(((uint32_t)(int32_t)IRQn) >> 5UL)] = (uint32_t)(1UL << (((uint32_t)(int32_t)IRQn) & 0x1FUL));
1840}
1841
1842
1843/**
1844  \brief   Disable External Interrupt
1845  \details Disables a device-specific interrupt in the NVIC interrupt controller.
1846  \param [in]      IRQn  External interrupt number. Value cannot be negative.
1847 */
1848__STATIC_INLINE void NVIC_DisableIRQ(IRQn_Type IRQn)
1849{
1850  NVIC->ICER[(((uint32_t)(int32_t)IRQn) >> 5UL)] = (uint32_t)(1UL << (((uint32_t)(int32_t)IRQn) & 0x1FUL));
1851}
1852
1853
1854/**
1855  \brief   Get Pending Interrupt
1856  \details Reads the pending register in the NVIC and returns the pending bit for the specified interrupt.
1857  \param [in]      IRQn  Interrupt number.
1858  \return             0  Interrupt status is not pending.
1859  \return             1  Interrupt status is pending.
1860 */
1861__STATIC_INLINE uint32_t NVIC_GetPendingIRQ(IRQn_Type IRQn)
1862{
1863  return((uint32_t)(((NVIC->ISPR[(((uint32_t)(int32_t)IRQn) >> 5UL)] & (1UL << (((uint32_t)(int32_t)IRQn) & 0x1FUL))) != 0UL) ? 1UL : 0UL));
1864}
1865
1866
1867/**
1868  \brief   Set Pending Interrupt
1869  \details Sets the pending bit of an external interrupt.
1870  \param [in]      IRQn  Interrupt number. Value cannot be negative.
1871 */
1872__STATIC_INLINE void NVIC_SetPendingIRQ(IRQn_Type IRQn)
1873{
1874  NVIC->ISPR[(((uint32_t)(int32_t)IRQn) >> 5UL)] = (uint32_t)(1UL << (((uint32_t)(int32_t)IRQn) & 0x1FUL));
1875}
1876
1877
1878/**
1879  \brief   Clear Pending Interrupt
1880  \details Clears the pending bit of an external interrupt.
1881  \param [in]      IRQn  External interrupt number. Value cannot be negative.
1882 */
1883__STATIC_INLINE void NVIC_ClearPendingIRQ(IRQn_Type IRQn)
1884{
1885  NVIC->ICPR[(((uint32_t)(int32_t)IRQn) >> 5UL)] = (uint32_t)(1UL << (((uint32_t)(int32_t)IRQn) & 0x1FUL));
1886}
1887
1888
1889/**
1890  \brief   Get Active Interrupt
1891  \details Reads the active register in NVIC and returns the active bit.
1892  \param [in]      IRQn  Interrupt number.
1893  \return             0  Interrupt status is not active.
1894  \return             1  Interrupt status is active.
1895 */
1896__STATIC_INLINE uint32_t NVIC_GetActive(IRQn_Type IRQn)
1897{
1898  return((uint32_t)(((NVIC->IABR[(((uint32_t)(int32_t)IRQn) >> 5UL)] & (1UL << (((uint32_t)(int32_t)IRQn) & 0x1FUL))) != 0UL) ? 1UL : 0UL));
1899}
1900
1901
1902/**
1903  \brief   Set Interrupt Priority
1904  \details Sets the priority of an interrupt.
1905  \note    The priority cannot be set for every core interrupt.
1906  \param [in]      IRQn  Interrupt number.
1907  \param [in]  priority  Priority to set.
1908 */
1909__STATIC_INLINE void NVIC_SetPriority(IRQn_Type IRQn, uint32_t priority)
1910{
1911  if ((int32_t)(IRQn) < 0)
1912  {
1913    SCB->SHPR[(((uint32_t)(int32_t)IRQn) & 0xFUL)-4UL] = (uint8_t)((priority << (8U - __NVIC_PRIO_BITS)) & (uint32_t)0xFFUL);
1914  }
1915  else
1916  {
1917    NVIC->IP[((uint32_t)(int32_t)IRQn)]                = (uint8_t)((priority << (8U - __NVIC_PRIO_BITS)) & (uint32_t)0xFFUL);
1918  }
1919}
1920
1921
1922/**
1923  \brief   Get Interrupt Priority
1924  \details Reads the priority of an interrupt.
1925           The interrupt number can be positive to specify an external (device specific) interrupt,
1926           or negative to specify an internal (core) interrupt.
1927  \param [in]   IRQn  Interrupt number.
1928  \return             Interrupt Priority.
1929                      Value is aligned automatically to the implemented priority bits of the microcontroller.
1930 */
1931__STATIC_INLINE uint32_t NVIC_GetPriority(IRQn_Type IRQn)
1932{
1933
1934  if ((int32_t)(IRQn) < 0)
1935  {
1936    return(((uint32_t)SCB->SHPR[(((uint32_t)(int32_t)IRQn) & 0xFUL)-4UL] >> (8U - __NVIC_PRIO_BITS)));
1937  }
1938  else
1939  {
1940    return(((uint32_t)NVIC->IP[((uint32_t)(int32_t)IRQn)]                >> (8U - __NVIC_PRIO_BITS)));
1941  }
1942}
1943
1944
1945/**
1946  \brief   Encode Priority
1947  \details Encodes the priority for an interrupt with the given priority group,
1948           preemptive priority value, and subpriority value.
1949           In case of a conflict between priority grouping and available
1950           priority bits (__NVIC_PRIO_BITS), the smallest possible priority group is set.
1951  \param [in]     PriorityGroup  Used priority group.
1952  \param [in]   PreemptPriority  Preemptive priority value (starting from 0).
1953  \param [in]       SubPriority  Subpriority value (starting from 0).
1954  \return                        Encoded priority. Value can be used in the function \ref NVIC_SetPriority().
1955 */
1956__STATIC_INLINE uint32_t NVIC_EncodePriority (uint32_t PriorityGroup, uint32_t PreemptPriority, uint32_t SubPriority)
1957{
1958  uint32_t PriorityGroupTmp = (PriorityGroup & (uint32_t)0x07UL);   /* only values 0..7 are used          */
1959  uint32_t PreemptPriorityBits;
1960  uint32_t SubPriorityBits;
1961
1962  PreemptPriorityBits = ((7UL - PriorityGroupTmp) > (uint32_t)(__NVIC_PRIO_BITS)) ? (uint32_t)(__NVIC_PRIO_BITS) : (uint32_t)(7UL - PriorityGroupTmp);
1963  SubPriorityBits     = ((PriorityGroupTmp + (uint32_t)(__NVIC_PRIO_BITS)) < (uint32_t)7UL) ? (uint32_t)0UL : (uint32_t)((PriorityGroupTmp - 7UL) + (uint32_t)(__NVIC_PRIO_BITS));
1964
1965  return (
1966           ((PreemptPriority & (uint32_t)((1UL << (PreemptPriorityBits)) - 1UL)) << SubPriorityBits) |
1967           ((SubPriority     & (uint32_t)((1UL << (SubPriorityBits    )) - 1UL)))
1968         );
1969}
1970
1971
1972/**
1973  \brief   Decode Priority
1974  \details Decodes an interrupt priority value with a given priority group to
1975           preemptive priority value and subpriority value.
1976           In case of a conflict between priority grouping and available
1977           priority bits (__NVIC_PRIO_BITS) the smallest possible priority group is set.
1978  \param [in]         Priority   Priority value, which can be retrieved with the function \ref NVIC_GetPriority().
1979  \param [in]     PriorityGroup  Used priority group.
1980  \param [out] pPreemptPriority  Preemptive priority value (starting from 0).
1981  \param [out]     pSubPriority  Subpriority value (starting from 0).
1982 */
1983__STATIC_INLINE void NVIC_DecodePriority (uint32_t Priority, uint32_t PriorityGroup, uint32_t* const pPreemptPriority, uint32_t* const pSubPriority)
1984{
1985  uint32_t PriorityGroupTmp = (PriorityGroup & (uint32_t)0x07UL);   /* only values 0..7 are used          */
1986  uint32_t PreemptPriorityBits;
1987  uint32_t SubPriorityBits;
1988
1989  PreemptPriorityBits = ((7UL - PriorityGroupTmp) > (uint32_t)(__NVIC_PRIO_BITS)) ? (uint32_t)(__NVIC_PRIO_BITS) : (uint32_t)(7UL - PriorityGroupTmp);
1990  SubPriorityBits     = ((PriorityGroupTmp + (uint32_t)(__NVIC_PRIO_BITS)) < (uint32_t)7UL) ? (uint32_t)0UL : (uint32_t)((PriorityGroupTmp - 7UL) + (uint32_t)(__NVIC_PRIO_BITS));
1991
1992  *pPreemptPriority = (Priority >> SubPriorityBits) & (uint32_t)((1UL << (PreemptPriorityBits)) - 1UL);
1993  *pSubPriority     = (Priority                   ) & (uint32_t)((1UL << (SubPriorityBits    )) - 1UL);
1994}
1995
1996
1997/**
1998  \brief   System Reset
1999  \details Initiates a system reset request to reset the MCU.
2000 */
2001__STATIC_INLINE void NVIC_SystemReset(void)
2002{
2003  __DSB();                                                          /* Ensure all outstanding memory accesses included
2004                                                                       buffered write are completed before reset */
2005  SCB->AIRCR  = (uint32_t)((0x5FAUL << SCB_AIRCR_VECTKEY_Pos)    |
2006                           (SCB->AIRCR & SCB_AIRCR_PRIGROUP_Msk) |
2007                            SCB_AIRCR_SYSRESETREQ_Msk    );         /* Keep priority group unchanged */
2008  __DSB();                                                          /* Ensure completion of memory access */
2009
2010  for(;;)                                                           /* wait until reset */
2011  {
2012    __NOP();
2013  }
2014}
2015
2016/*@} end of CMSIS_Core_NVICFunctions */
2017
2018
2019/* ##########################  FPU functions  #################################### */
2020/**
2021  \ingroup  CMSIS_Core_FunctionInterface
2022  \defgroup CMSIS_Core_FpuFunctions FPU Functions
2023  \brief    Function that provides FPU type.
2024  @{
2025 */
2026
2027/**
2028  \brief   get FPU type
2029  \details returns the FPU type
2030  \returns
2031   - \b  0: No FPU
2032   - \b  1: Single precision FPU
2033   - \b  2: Double + Single precision FPU
2034 */
2035__STATIC_INLINE uint32_t SCB_GetFPUType(void)
2036{
2037  uint32_t mvfr0;
2038
2039  mvfr0 = SCB->MVFR0;
2040  if        ((mvfr0 & 0x00000FF0UL) == 0x220UL)
2041  {
2042    return 2UL;           /* Double + Single precision FPU */
2043  }
2044  else if ((mvfr0 & 0x00000FF0UL) == 0x020UL)
2045  {
2046    return 1UL;           /* Single precision FPU */
2047  }
2048  else
2049  {
2050    return 0UL;           /* No FPU */
2051  }
2052}
2053
2054
2055/*@} end of CMSIS_Core_FpuFunctions */
2056
2057
2058
2059/* ##########################  Cache functions  #################################### */
2060/**
2061  \ingroup  CMSIS_Core_FunctionInterface
2062  \defgroup CMSIS_Core_CacheFunctions Cache Functions
2063  \brief    Functions that configure Instruction and Data cache.
2064  @{
2065 */
2066
2067/* Cache Size ID Register Macros */
2068#define CCSIDR_WAYS(x)         (((x) & SCB_CCSIDR_ASSOCIATIVITY_Msk) >> SCB_CCSIDR_ASSOCIATIVITY_Pos)
2069#define CCSIDR_SETS(x)         (((x) & SCB_CCSIDR_NUMSETS_Msk      ) >> SCB_CCSIDR_NUMSETS_Pos      )
2070
2071
2072/**
2073  \brief   Enable I-Cache
2074  \details Turns on I-Cache
2075  */
2076__STATIC_INLINE void SCB_EnableICache (void)
2077{
2078  #if (__ICACHE_PRESENT == 1U)
2079    __DSB();
2080    __ISB();
2081    SCB->ICIALLU = 0UL;                     /* invalidate I-Cache */
2082    SCB->CCR |=  (uint32_t)SCB_CCR_IC_Msk;  /* enable I-Cache */
2083    __DSB();
2084    __ISB();
2085  #endif
2086}
2087
2088
2089/**
2090  \brief   Disable I-Cache
2091  \details Turns off I-Cache
2092  */
2093__STATIC_INLINE void SCB_DisableICache (void)
2094{
2095  #if (__ICACHE_PRESENT == 1U)
2096    __DSB();
2097    __ISB();
2098    SCB->CCR &= ~(uint32_t)SCB_CCR_IC_Msk;  /* disable I-Cache */
2099    SCB->ICIALLU = 0UL;                     /* invalidate I-Cache */
2100    __DSB();
2101    __ISB();
2102  #endif
2103}
2104
2105
2106/**
2107  \brief   Invalidate I-Cache
2108  \details Invalidates I-Cache
2109  */
2110__STATIC_INLINE void SCB_InvalidateICache (void)
2111{
2112  #if (__ICACHE_PRESENT == 1U)
2113    __DSB();
2114    __ISB();
2115    SCB->ICIALLU = 0UL;
2116    __DSB();
2117    __ISB();
2118  #endif
2119}
2120
2121
2122/**
2123  \brief   Enable D-Cache
2124  \details Turns on D-Cache
2125  */
2126__STATIC_INLINE void SCB_EnableDCache (void)
2127{
2128  #if (__DCACHE_PRESENT == 1U)
2129    uint32_t ccsidr;
2130    uint32_t sets;
2131    uint32_t ways;
2132
2133    SCB->CSSELR = (0U << 1U) | 0U;          /* Level 1 data cache */
2134    __DSB();
2135
2136    ccsidr = SCB->CCSIDR;
2137
2138                                            /* invalidate D-Cache */
2139    sets = (uint32_t)(CCSIDR_SETS(ccsidr));
2140    do {
2141      ways = (uint32_t)(CCSIDR_WAYS(ccsidr));
2142      do {
2143        SCB->DCISW = (((sets << SCB_DCISW_SET_Pos) & SCB_DCISW_SET_Msk) |
2144                      ((ways << SCB_DCISW_WAY_Pos) & SCB_DCISW_WAY_Msk)  );
2145        #if defined ( __CC_ARM )
2146          __schedule_barrier();
2147        #endif
2148      } while (ways--);
2149    } while(sets--);
2150    __DSB();
2151
2152    SCB->CCR |=  (uint32_t)SCB_CCR_DC_Msk;  /* enable D-Cache */
2153
2154    __DSB();
2155    __ISB();
2156  #endif
2157}
2158
2159
2160/**
2161  \brief   Disable D-Cache
2162  \details Turns off D-Cache
2163  */
2164__STATIC_INLINE void SCB_DisableDCache (void)
2165{
2166  #if (__DCACHE_PRESENT == 1U)
2167    uint32_t ccsidr;
2168    uint32_t sets;
2169    uint32_t ways;
2170
2171    SCB->CSSELR = (0U << 1U) | 0U;          /* Level 1 data cache */
2172    __DSB();
2173
2174    ccsidr = SCB->CCSIDR;
2175
2176    SCB->CCR &= ~(uint32_t)SCB_CCR_DC_Msk;  /* disable D-Cache */
2177
2178                                            /* clean & invalidate D-Cache */
2179    sets = (uint32_t)(CCSIDR_SETS(ccsidr));
2180    do {
2181      ways = (uint32_t)(CCSIDR_WAYS(ccsidr));
2182      do {
2183        SCB->DCCISW = (((sets << SCB_DCCISW_SET_Pos) & SCB_DCCISW_SET_Msk) |
2184                       ((ways << SCB_DCCISW_WAY_Pos) & SCB_DCCISW_WAY_Msk)  );
2185        #if defined ( __CC_ARM )
2186          __schedule_barrier();
2187        #endif
2188      } while (ways--);
2189    } while(sets--);
2190
2191    __DSB();
2192    __ISB();
2193  #endif
2194}
2195
2196
2197/**
2198  \brief   Invalidate D-Cache
2199  \details Invalidates D-Cache
2200  */
2201__STATIC_INLINE void SCB_InvalidateDCache (void)
2202{
2203  #if (__DCACHE_PRESENT == 1U)
2204    uint32_t ccsidr;
2205    uint32_t sets;
2206    uint32_t ways;
2207
2208    SCB->CSSELR = (0U << 1U) | 0U;          /* Level 1 data cache */
2209    __DSB();
2210
2211    ccsidr = SCB->CCSIDR;
2212
2213                                            /* invalidate D-Cache */
2214    sets = (uint32_t)(CCSIDR_SETS(ccsidr));
2215    do {
2216      ways = (uint32_t)(CCSIDR_WAYS(ccsidr));
2217      do {
2218        SCB->DCISW = (((sets << SCB_DCISW_SET_Pos) & SCB_DCISW_SET_Msk) |
2219                      ((ways << SCB_DCISW_WAY_Pos) & SCB_DCISW_WAY_Msk)  );
2220        #if defined ( __CC_ARM )
2221          __schedule_barrier();
2222        #endif
2223      } while (ways--);
2224    } while(sets--);
2225
2226    __DSB();
2227    __ISB();
2228  #endif
2229}
2230
2231
2232/**
2233  \brief   Clean D-Cache
2234  \details Cleans D-Cache
2235  */
2236__STATIC_INLINE void SCB_CleanDCache (void)
2237{
2238  #if (__DCACHE_PRESENT == 1U)
2239    uint32_t ccsidr;
2240    uint32_t sets;
2241    uint32_t ways;
2242
2243    SCB->CSSELR = (0U << 1U) | 0U;          /* Level 1 data cache */
2244    __DSB();
2245
2246    ccsidr = SCB->CCSIDR;
2247
2248                                            /* clean D-Cache */
2249    sets = (uint32_t)(CCSIDR_SETS(ccsidr));
2250    do {
2251      ways = (uint32_t)(CCSIDR_WAYS(ccsidr));
2252      do {
2253        SCB->DCCSW = (((sets << SCB_DCCSW_SET_Pos) & SCB_DCCSW_SET_Msk) |
2254                      ((ways << SCB_DCCSW_WAY_Pos) & SCB_DCCSW_WAY_Msk)  );
2255        #if defined ( __CC_ARM )
2256          __schedule_barrier();
2257        #endif
2258      } while (ways--);
2259    } while(sets--);
2260
2261    __DSB();
2262    __ISB();
2263  #endif
2264}
2265
2266
2267/**
2268  \brief   Clean & Invalidate D-Cache
2269  \details Cleans and Invalidates D-Cache
2270  */
2271__STATIC_INLINE void SCB_CleanInvalidateDCache (void)
2272{
2273  #if (__DCACHE_PRESENT == 1U)
2274    uint32_t ccsidr;
2275    uint32_t sets;
2276    uint32_t ways;
2277
2278    SCB->CSSELR = (0U << 1U) | 0U;          /* Level 1 data cache */
2279    __DSB();
2280
2281    ccsidr = SCB->CCSIDR;
2282
2283                                            /* clean & invalidate D-Cache */
2284    sets = (uint32_t)(CCSIDR_SETS(ccsidr));
2285    do {
2286      ways = (uint32_t)(CCSIDR_WAYS(ccsidr));
2287      do {
2288        SCB->DCCISW = (((sets << SCB_DCCISW_SET_Pos) & SCB_DCCISW_SET_Msk) |
2289                       ((ways << SCB_DCCISW_WAY_Pos) & SCB_DCCISW_WAY_Msk)  );
2290        #if defined ( __CC_ARM )
2291          __schedule_barrier();
2292        #endif
2293      } while (ways--);
2294    } while(sets--);
2295
2296    __DSB();
2297    __ISB();
2298  #endif
2299}
2300
2301
2302/**
2303  \brief   D-Cache Invalidate by address
2304  \details Invalidates D-Cache for the given address
2305  \param[in]   addr    address (aligned to 32-byte boundary)
2306  \param[in]   dsize   size of memory block (in number of bytes)
2307*/
2308__STATIC_INLINE void SCB_InvalidateDCache_by_Addr (uint32_t *addr, int32_t dsize)
2309{
2310  #if (__DCACHE_PRESENT == 1U)
2311     int32_t op_size = dsize;
2312    uint32_t op_addr = (uint32_t)addr;
2313     int32_t linesize = 32U;                /* in Cortex-M7 size of cache line is fixed to 8 words (32 bytes) */
2314
2315    __DSB();
2316
2317    while (op_size > 0) {
2318      SCB->DCIMVAC = op_addr;
2319      op_addr += linesize;
2320      op_size -= linesize;
2321    }
2322
2323    __DSB();
2324    __ISB();
2325  #endif
2326}
2327
2328
2329/**
2330  \brief   D-Cache Clean by address
2331  \details Cleans D-Cache for the given address
2332  \param[in]   addr    address (aligned to 32-byte boundary)
2333  \param[in]   dsize   size of memory block (in number of bytes)
2334*/
2335__STATIC_INLINE void SCB_CleanDCache_by_Addr (uint32_t *addr, int32_t dsize)
2336{
2337  #if (__DCACHE_PRESENT == 1)
2338     int32_t op_size = dsize;
2339    uint32_t op_addr = (uint32_t) addr;
2340     int32_t linesize = 32U;                /* in Cortex-M7 size of cache line is fixed to 8 words (32 bytes) */
2341
2342    __DSB();
2343
2344    while (op_size > 0) {
2345      SCB->DCCMVAC = op_addr;
2346      op_addr += linesize;
2347      op_size -= linesize;
2348    }
2349
2350    __DSB();
2351    __ISB();
2352  #endif
2353}
2354
2355
2356/**
2357  \brief   D-Cache Clean and Invalidate by address
2358  \details Cleans and invalidates D_Cache for the given address
2359  \param[in]   addr    address (aligned to 32-byte boundary)
2360  \param[in]   dsize   size of memory block (in number of bytes)
2361*/
2362__STATIC_INLINE void SCB_CleanInvalidateDCache_by_Addr (uint32_t *addr, int32_t dsize)
2363{
2364  #if (__DCACHE_PRESENT == 1U)
2365     int32_t op_size = dsize;
2366    uint32_t op_addr = (uint32_t) addr;
2367     int32_t linesize = 32U;                /* in Cortex-M7 size of cache line is fixed to 8 words (32 bytes) */
2368
2369    __DSB();
2370
2371    while (op_size > 0) {
2372      SCB->DCCIMVAC = op_addr;
2373      op_addr += linesize;
2374      op_size -= linesize;
2375    }
2376
2377    __DSB();
2378    __ISB();
2379  #endif
2380}
2381
2382
2383/*@} end of CMSIS_Core_CacheFunctions */
2384
2385
2386
2387/* ##################################    SysTick function  ############################################ */
2388/**
2389  \ingroup  CMSIS_Core_FunctionInterface
2390  \defgroup CMSIS_Core_SysTickFunctions SysTick Functions
2391  \brief    Functions that configure the System.
2392  @{
2393 */
2394
2395#if (__Vendor_SysTickConfig == 0U)
2396
2397/**
2398  \brief   System Tick Configuration
2399  \details Initializes the System Timer and its interrupt, and starts the System Tick Timer.
2400           Counter is in free running mode to generate periodic interrupts.
2401  \param [in]  ticks  Number of ticks between two interrupts.
2402  \return          0  Function succeeded.
2403  \return          1  Function failed.
2404  \note    When the variable <b>__Vendor_SysTickConfig</b> is set to 1, then the
2405           function <b>SysTick_Config</b> is not included. In this case, the file <b><i>device</i>.h</b>
2406           must contain a vendor-specific implementation of this function.
2407 */
2408__STATIC_INLINE uint32_t SysTick_Config(uint32_t ticks)
2409{
2410  if ((ticks - 1UL) > SysTick_LOAD_RELOAD_Msk)
2411  {
2412    return (1UL);                                                   /* Reload value impossible */
2413  }
2414
2415  SysTick->LOAD  = (uint32_t)(ticks - 1UL);                         /* set reload register */
2416  NVIC_SetPriority (SysTick_IRQn, (1UL << __NVIC_PRIO_BITS) - 1UL); /* set Priority for Systick Interrupt */
2417  SysTick->VAL   = 0UL;                                             /* Load the SysTick Counter Value */
2418  SysTick->CTRL  = SysTick_CTRL_CLKSOURCE_Msk |
2419                   SysTick_CTRL_TICKINT_Msk   |
2420                   SysTick_CTRL_ENABLE_Msk;                         /* Enable SysTick IRQ and SysTick Timer */
2421  return (0UL);                                                     /* Function successful */
2422}
2423
2424#endif
2425
2426/*@} end of CMSIS_Core_SysTickFunctions */
2427
2428
2429
2430/* ##################################### Debug In/Output function ########################################### */
2431/**
2432  \ingroup  CMSIS_Core_FunctionInterface
2433  \defgroup CMSIS_core_DebugFunctions ITM Functions
2434  \brief    Functions that access the ITM debug interface.
2435  @{
2436 */
2437
2438extern volatile int32_t ITM_RxBuffer;                    /*!< External variable to receive characters. */
2439#define                 ITM_RXBUFFER_EMPTY   0x5AA55AA5U /*!< Value identifying \ref ITM_RxBuffer is ready for next character. */
2440
2441
2442/**
2443  \brief   ITM Send Character
2444  \details Transmits a character via the ITM channel 0, and
2445           \li Just returns when no debugger is connected that has booked the output.
2446           \li Is blocking when a debugger is connected, but the previous character sent has not been transmitted.
2447  \param [in]     ch  Character to transmit.
2448  \returns            Character to transmit.
2449 */
2450__STATIC_INLINE uint32_t ITM_SendChar (uint32_t ch)
2451{
2452  if (((ITM->TCR & ITM_TCR_ITMENA_Msk) != 0UL) &&      /* ITM enabled */
2453      ((ITM->TER & 1UL               ) != 0UL)   )     /* ITM Port #0 enabled */
2454  {
2455    while (ITM->PORT[0U].u32 == 0UL)
2456    {
2457      __NOP();
2458    }
2459    ITM->PORT[0U].u8 = (uint8_t)ch;
2460  }
2461  return (ch);
2462}
2463
2464
2465/**
2466  \brief   ITM Receive Character
2467  \details Inputs a character via the external variable \ref ITM_RxBuffer.
2468  \return             Received character.
2469  \return         -1  No character pending.
2470 */
2471__STATIC_INLINE int32_t ITM_ReceiveChar (void)
2472{
2473  int32_t ch = -1;                           /* no character available */
2474
2475  if (ITM_RxBuffer != ITM_RXBUFFER_EMPTY)
2476  {
2477    ch = ITM_RxBuffer;
2478    ITM_RxBuffer = ITM_RXBUFFER_EMPTY;       /* ready for next character */
2479  }
2480
2481  return (ch);
2482}
2483
2484
2485/**
2486  \brief   ITM Check Character
2487  \details Checks whether a character is pending for reading in the variable \ref ITM_RxBuffer.
2488  \return          0  No character available.
2489  \return          1  Character available.
2490 */
2491__STATIC_INLINE int32_t ITM_CheckChar (void)
2492{
2493
2494  if (ITM_RxBuffer == ITM_RXBUFFER_EMPTY)
2495  {
2496    return (0);                              /* no character available */
2497  }
2498  else
2499  {
2500    return (1);                              /*    character available */
2501  }
2502}
2503
2504/*@} end of CMSIS_core_DebugFunctions */
2505
2506
2507
2508
2509#ifdef __cplusplus
2510}
2511#endif
2512
2513#endif /* __CORE_CM7_H_DEPENDANT */
2514
2515#endif /* __CMSIS_GENERIC */
Note: See TracBrowser for help on using the repository browser.