source: rtems-libbsd/freebsd/sys/powerpc/include/machine/spr.h

6-freebsd-12
Last change on this file was 17a3184, checked in by Sebastian Huber <sebastian.huber@…>, on 12/15/21 at 13:00:21

mpc85xx: Port to RTEMS
  • Property mode set to 100644
File size: 43.4 KB
RevLine 
[a8030171]1/*-
[bb80d9d]2 * SPDX-License-Identifier: BSD-2-Clause-FreeBSD
3 *
[a8030171]4 * Copyright (c) 2001 The NetBSD Foundation, Inc.
5 * All rights reserved.
6 *
7 * Redistribution and use in source and binary forms, with or without
8 * modification, are permitted provided that the following conditions
9 * are met:
10 * 1. Redistributions of source code must retain the above copyright
11 *    notice, this list of conditions and the following disclaimer.
12 * 2. Redistributions in binary form must reproduce the above copyright
13 *    notice, this list of conditions and the following disclaimer in the
14 *    documentation and/or other materials provided with the distribution.
15 *
16 * THIS SOFTWARE IS PROVIDED BY THE NETBSD FOUNDATION, INC. AND CONTRIBUTORS
17 * ``AS IS'' AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED
18 * TO, THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR
19 * PURPOSE ARE DISCLAIMED.  IN NO EVENT SHALL THE FOUNDATION OR CONTRIBUTORS
20 * BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
21 * CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
22 * SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
23 * INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
24 * CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
25 * ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE
26 * POSSIBILITY OF SUCH DAMAGE.
27 *
28 * $NetBSD: spr.h,v 1.25 2002/08/14 15:38:40 matt Exp $
29 * $FreeBSD$
30 */
[e599318]31#ifndef _POWERPC_SPR_H_
32#define _POWERPC_SPR_H_
[a8030171]33
[17a3184]34#ifdef __rtems__
35#define BOOKE
36#endif /* __rtems__ */
[a8030171]37#ifndef _LOCORE
38#define mtspr(reg, val)                                                 \
39        __asm __volatile("mtspr %0,%1" : : "K"(reg), "r"(val))
40#define mfspr(reg)                                                      \
41        ( { register_t val;                                             \
42          __asm __volatile("mfspr %0,%1" : "=r"(val) : "K"(reg));       \
43          val; } )
44
[66659ff]45
46#ifndef __powerpc64__
47
[a8030171]48/* The following routines allow manipulation of the full 64-bit width
49 * of SPRs on 64 bit CPUs in bridge mode */
50
51#define mtspr64(reg,valhi,vallo,scratch)                                \
52        __asm __volatile("                                              \
53                mfmsr %0;                                               \
54                insrdi %0,%5,1,0;                                       \
55                mtmsrd %0;                                              \
56                isync;                                                  \
57                                                                        \
58                sld %1,%1,%4;                                           \
59                or %1,%1,%2;                                            \
60                mtspr %3,%1;                                            \
61                srd %1,%1,%4;                                           \
62                                                                        \
63                clrldi %0,%0,1;                                         \
64                mtmsrd %0;                                              \
65                isync;"                                                 \
66        : "=r"(scratch), "=r"(valhi) : "r"(vallo), "K"(reg), "r"(32), "r"(1))
67
68#define mfspr64upper(reg,scratch)                                       \
69        ( { register_t val;                                             \
70            __asm __volatile("                                          \
71                mfmsr %0;                                               \
72                insrdi %0,%4,1,0;                                       \
73                mtmsrd %0;                                              \
74                isync;                                                  \
75                                                                        \
76                mfspr %1,%2;                                            \
77                srd %1,%1,%3;                                           \
78                                                                        \
79                clrldi %0,%0,1;                                         \
80                mtmsrd %0;                                              \
81                isync;"                                                 \
82            : "=r"(scratch), "=r"(val) : "K"(reg), "r"(32), "r"(1));    \
83            val; } )
84
[66659ff]85#endif
86
[a8030171]87#endif /* _LOCORE */
88
89/*
90 * Special Purpose Register declarations.
91 *
92 * The first column in the comments indicates which PowerPC
93 * architectures the SPR is valid on - 4 for 4xx series,
94 * 6 for 6xx/7xx series and 8 for 8xx and 8xxx series.
95 */
96
97#define SPR_MQ                  0x000   /* .6. 601 MQ register */
98#define SPR_XER                 0x001   /* 468 Fixed Point Exception Register */
99#define SPR_RTCU_R              0x004   /* .6. 601 RTC Upper - Read */
100#define SPR_RTCL_R              0x005   /* .6. 601 RTC Lower - Read */
101#define SPR_LR                  0x008   /* 468 Link Register */
102#define SPR_CTR                 0x009   /* 468 Count Register */
[bcdce02]103#define SPR_DSCR                0x011   /* Data Stream Control Register */
[a8030171]104#define SPR_DSISR               0x012   /* .68 DSI exception source */
105#define   DSISR_DIRECT            0x80000000 /* Direct-store error exception */
106#define   DSISR_NOTFOUND          0x40000000 /* Translation not found */
107#define   DSISR_PROTECT           0x08000000 /* Memory access not permitted */
108#define   DSISR_INVRX             0x04000000 /* Reserve-indexed insn direct-store access */
109#define   DSISR_STORE             0x02000000 /* Store operation */
110#define   DSISR_DABR              0x00400000 /* DABR match */
111#define   DSISR_SEGMENT           0x00200000 /* XXX; not in 6xx PEM */
112#define   DSISR_EAR               0x00100000 /* eciwx/ecowx && EAR[E] == 0 */
113#define SPR_DAR                 0x013   /* .68 Data Address Register */
114#define SPR_RTCU_W              0x014   /* .6. 601 RTC Upper - Write */
115#define SPR_RTCL_W              0x015   /* .6. 601 RTC Lower - Write */
116#define SPR_DEC                 0x016   /* .68 DECrementer register */
117#define SPR_SDR1                0x019   /* .68 Page table base address register */
118#define SPR_SRR0                0x01a   /* 468 Save/Restore Register 0 */
119#define SPR_SRR1                0x01b   /* 468 Save/Restore Register 1 */
[66659ff]120#define   SRR1_ISI_PFAULT       0x40000000 /* ISI page not found */
121#define   SRR1_ISI_NOEXECUTE    0x10000000 /* Memory marked no-execute */
122#define   SRR1_ISI_PP           0x08000000 /* PP bits forbid access */
[a8030171]123#define SPR_DECAR               0x036   /* ..8 Decrementer auto reload */
[c40e45b]124#define SPR_EIE                 0x050   /* ..8 Exception Interrupt ??? */
125#define SPR_EID                 0x051   /* ..8 Exception Interrupt ??? */
126#define SPR_NRI                 0x052   /* ..8 Exception Interrupt ??? */
[bcdce02]127#define SPR_FSCR                0x099   /* Facility Status and Control Register */
128#define FSCR_IC_MASK              0xFF00000000000000ULL /* FSCR[0:7] is Interrupt Cause */
129#define FSCR_IC_FP                0x0000000000000000ULL /* FP unavailable */
130#define FSCR_IC_VSX               0x0100000000000000ULL /* VSX unavailable */
131#define FSCR_IC_DSCR              0x0200000000000000ULL /* Access to the DSCR at SPRs 3 or 17 */
132#define FSCR_IC_PM                0x0300000000000000ULL /* Read or write access of a Performance Monitor SPR in group A */
133#define FSCR_IC_BHRB              0x0400000000000000ULL /* Execution of a BHRB Instruction */
134#define FSCR_IC_HTM               0x0500000000000000ULL /* Access to a Transactional Memory */
135/* Reserved 0x0600000000000000ULL */
136#define FSCR_IC_EBB               0x0700000000000000ULL /* Access to Event-Based Branch */
137#define FSCR_IC_TAR               0x0800000000000000ULL /* Access to Target Address Register */
138#define FSCR_IC_STOP              0x0900000000000000ULL /* Access to the 'stop' instruction in privileged non-hypervisor state */
139#define FSCR_IC_MSG               0x0A00000000000000ULL /* Access to 'msgsndp' or 'msgclrp' instructions */
140#define FSCR_IC_SCV               0x0C00000000000000ULL /* Execution of a 'scv' instruction */
[a8030171]141#define SPR_USPRG0              0x100   /* 4.. User SPR General 0 */
142#define SPR_VRSAVE              0x100   /* .6. AltiVec VRSAVE */
143#define SPR_SPRG0               0x110   /* 468 SPR General 0 */
144#define SPR_SPRG1               0x111   /* 468 SPR General 1 */
145#define SPR_SPRG2               0x112   /* 468 SPR General 2 */
146#define SPR_SPRG3               0x113   /* 468 SPR General 3 */
147#define SPR_SPRG4               0x114   /* 4.. SPR General 4 */
148#define SPR_SPRG5               0x115   /* 4.. SPR General 5 */
149#define SPR_SPRG6               0x116   /* 4.. SPR General 6 */
150#define SPR_SPRG7               0x117   /* 4.. SPR General 7 */
151#define SPR_SCOMC               0x114   /* ... SCOM Address Register (970) */
152#define SPR_SCOMD               0x115   /* ... SCOM Data Register (970) */
153#define SPR_ASR                 0x118   /* ... Address Space Register (PPC64) */
154#define SPR_EAR                 0x11a   /* .68 External Access Register */
155#define SPR_PVR                 0x11f   /* 468 Processor Version Register */
156#define   MPC601                  0x0001
157#define   MPC603                  0x0003
158#define   MPC604                  0x0004
159#define   MPC602                  0x0005
160#define   MPC603e                 0x0006
161#define   MPC603ev                0x0007
162#define   MPC750                  0x0008
[c40e45b]163#define   MPC750CL                0x7000        /* Nintendo Wii's Broadway */
[a8030171]164#define   MPC604ev                0x0009
165#define   MPC7400                 0x000c
166#define   MPC620                  0x0014
167#define   IBM403                  0x0020
168#define   IBM401A1                0x0021
169#define   IBM401B2                0x0022
170#define   IBM401C2                0x0023
171#define   IBM401D2                0x0024
172#define   IBM401E2                0x0025
173#define   IBM401F2                0x0026
174#define   IBM401G2                0x0027
[66659ff]175#define   IBMRS64II               0x0033
176#define   IBMRS64III              0x0034
177#define   IBMPOWER4               0x0035
178#define   IBMRS64III_2            0x0036
179#define   IBMRS64IV               0x0037
180#define   IBMPOWER4PLUS           0x0038
[a8030171]181#define   IBM970                  0x0039
[66659ff]182#define   IBMPOWER5               0x003a
183#define   IBMPOWER5PLUS           0x003b
[a8030171]184#define   IBM970FX                0x003c
[66659ff]185#define   IBMPOWER6               0x003e
186#define   IBMPOWER7               0x003f
187#define   IBMPOWER3               0x0040
188#define   IBMPOWER3PLUS           0x0041
[a8030171]189#define   IBM970MP                0x0044
190#define   IBM970GX                0x0045
[2df56db]191#define   IBMPOWERPCA2            0x0049
[c40e45b]192#define   IBMPOWER7PLUS           0x004a
193#define   IBMPOWER8E              0x004b
[5283630]194#define   IBMPOWER8NVL            0x004c
[c40e45b]195#define   IBMPOWER8               0x004d
[e4a8065]196#define   IBMPOWER9               0x004e
[a8030171]197#define   MPC860                  0x0050
[66659ff]198#define   IBMCELLBE               0x0070
[a8030171]199#define   MPC8240                 0x0081
[66659ff]200#define   PA6T                    0x0090
[a8030171]201#define   IBM405GP                0x4011
202#define   IBM405L                 0x4161
203#define   IBM750FX                0x7000
204#define MPC745X_P(v)    ((v & 0xFFF8) == 0x8000)
205#define   MPC7450                 0x8000
206#define   MPC7455                 0x8001
207#define   MPC7457                 0x8002
208#define   MPC7447A                0x8003
209#define   MPC7448                 0x8004
210#define   MPC7410                 0x800c
211#define   MPC8245                 0x8081
212#define   FSL_E500v1              0x8020
213#define   FSL_E500v2              0x8021
[c40e45b]214#define   FSL_E500mc              0x8023
215#define   FSL_E5500               0x8024
216#define   FSL_E6500               0x8040
[e4a8065]217#define   FSL_E300C1              0x8083
218#define   FSL_E300C2              0x8084
219#define   FSL_E300C3              0x8085
220#define   FSL_E300C4              0x8086
[a8030171]221
[2df56db]222#define   LPCR_PECE_WAKESET     (LPCR_PECE_EXT | LPCR_PECE_DECR | LPCR_PECE_ME)
223 
[de8a76d]224#define SPR_EPCR                0x133
225#define   EPCR_EXTGS              0x80000000
226#define   EPCR_DTLBGS             0x40000000
227#define   EPCR_ITLBGS             0x20000000
228#define   EPCR_DSIGS              0x10000000
229#define   EPCR_ISIGS              0x08000000
230#define   EPCR_DUVGS              0x04000000
231#define   EPCR_ICM                0x02000000
232#define   EPCR_GICMGS             0x01000000
233#define   EPCR_DGTMI              0x00800000
234#define   EPCR_DMIUH              0x00400000
235#define   EPCR_PMGS               0x00200000
[bb80d9d]236
[bcdce02]237#define SPR_HSRR0               0x13a
238#define SPR_HSRR1               0x13b
[bb80d9d]239#define SPR_LPCR                0x13e   /* Logical Partitioning Control */
[bcdce02]240#define   LPCR_LPES               0x008 /* Bit 60 */
241#define   LPCR_HVICE              0x002 /* Hypervisor Virtualization Interrupt (Arch 3.0) */
242#define   LPCR_PECE_DRBL          (1ULL << 16) /* Directed Privileged Doorbell */
243#define   LPCR_PECE_HDRBL         (1ULL << 15) /* Directed Hypervisor Doorbell */
244#define   LPCR_PECE_EXT           (1ULL << 14) /* External exceptions */
245#define   LPCR_PECE_DECR          (1ULL << 13) /* Decrementer exceptions */
246#define   LPCR_PECE_ME            (1ULL << 12) /* Machine Check and Hypervisor */
247                                               /* Maintenance exceptions */
[bb80d9d]248#define SPR_LPID                0x13f   /* Logical Partitioning Control */
[705e362]249#define SPR_HMER                0x150   /* Hypervisor Maintenance Exception Register */
250#define SPR_HMEER               0x151   /* Hypervisor Maintenance Exception Enable Register */
[bb80d9d]251
[bcdce02]252#define SPR_PTCR                0x1d0   /* Partition Table Control Register */
[3489e3b]253#define SPR_SPEFSCR             0x200   /* ..8 Signal Processing Engine FSCR. */
[b3169c2]254#define   SPEFSCR_SOVH            0x80000000
255#define   SPEFSCR_OVH             0x40000000
256#define   SPEFSCR_FGH             0x20000000
257#define   SPEFSCR_FXH             0x10000000
258#define   SPEFSCR_FINVH           0x08000000
259#define   SPEFSCR_FDBZH           0x04000000
260#define   SPEFSCR_FUNFH           0x02000000
261#define   SPEFSCR_FOVFH           0x01000000
262#define   SPEFSCR_FINXS           0x00200000
263#define   SPEFSCR_FINVS           0x00100000
264#define   SPEFSCR_FDBZS           0x00080000
265#define   SPEFSCR_FUNFS           0x00040000
266#define   SPEFSCR_FOVFS           0x00020000
267#define   SPEFSCR_SOV             0x00008000
268#define   SPEFSCR_OV              0x00004000
269#define   SPEFSCR_FG              0x00002000
270#define   SPEFSCR_FX              0x00001000
271#define   SPEFSCR_FINV            0x00000800
272#define   SPEFSCR_FDBZ            0x00000400
273#define   SPEFSCR_FUNF            0x00000200
274#define   SPEFSCR_FOVF            0x00000100
275#define   SPEFSCR_FINXE           0x00000040
276#define   SPEFSCR_FINVE           0x00000020
277#define   SPEFSCR_FDBZE           0x00000010
278#define   SPEFSCR_FUNFE           0x00000008
279#define   SPEFSCR_FOVFE           0x00000004
280#define   SPEFSCR_FRMC_M          0x00000003
[a8030171]281#define SPR_IBAT0U              0x210   /* .6. Instruction BAT Reg 0 Upper */
282#define SPR_IBAT0L              0x211   /* .6. Instruction BAT Reg 0 Lower */
283#define SPR_IBAT1U              0x212   /* .6. Instruction BAT Reg 1 Upper */
284#define SPR_IBAT1L              0x213   /* .6. Instruction BAT Reg 1 Lower */
285#define SPR_IBAT2U              0x214   /* .6. Instruction BAT Reg 2 Upper */
286#define SPR_IBAT2L              0x215   /* .6. Instruction BAT Reg 2 Lower */
287#define SPR_IBAT3U              0x216   /* .6. Instruction BAT Reg 3 Upper */
288#define SPR_IBAT3L              0x217   /* .6. Instruction BAT Reg 3 Lower */
289#define SPR_DBAT0U              0x218   /* .6. Data BAT Reg 0 Upper */
290#define SPR_DBAT0L              0x219   /* .6. Data BAT Reg 0 Lower */
291#define SPR_DBAT1U              0x21a   /* .6. Data BAT Reg 1 Upper */
292#define SPR_DBAT1L              0x21b   /* .6. Data BAT Reg 1 Lower */
293#define SPR_DBAT2U              0x21c   /* .6. Data BAT Reg 2 Upper */
294#define SPR_DBAT2L              0x21d   /* .6. Data BAT Reg 2 Lower */
295#define SPR_DBAT3U              0x21e   /* .6. Data BAT Reg 3 Upper */
296#define SPR_DBAT3L              0x21f   /* .6. Data BAT Reg 3 Lower */
[c40e45b]297#define SPR_IC_CST              0x230   /* ..8 Instruction Cache CSR */
298#define   IC_CST_IEN            0x80000000 /* I cache is ENabled   (RO) */
299#define   IC_CST_CMD_INVALL     0x0c000000 /* I cache invalidate all */
300#define   IC_CST_CMD_UNLOCKALL  0x0a000000 /* I cache unlock all */
301#define   IC_CST_CMD_UNLOCK     0x08000000 /* I cache unlock block */
302#define   IC_CST_CMD_LOADLOCK   0x06000000 /* I cache load & lock block */
303#define   IC_CST_CMD_DISABLE    0x04000000 /* I cache disable */
304#define   IC_CST_CMD_ENABLE     0x02000000 /* I cache enable */
305#define   IC_CST_CCER1          0x00200000 /* I cache error type 1 (RO) */
306#define   IC_CST_CCER2          0x00100000 /* I cache error type 2 (RO) */
307#define   IC_CST_CCER3          0x00080000 /* I cache error type 3 (RO) */
[a8030171]308#define SPR_IBAT4U              0x230   /* .6. Instruction BAT Reg 4 Upper */
[c40e45b]309#define SPR_IC_ADR              0x231   /* ..8 Instruction Cache Address */
[a8030171]310#define SPR_IBAT4L              0x231   /* .6. Instruction BAT Reg 4 Lower */
[c40e45b]311#define SPR_IC_DAT              0x232   /* ..8 Instruction Cache Data */
[a8030171]312#define SPR_IBAT5U              0x232   /* .6. Instruction BAT Reg 5 Upper */
313#define SPR_IBAT5L              0x233   /* .6. Instruction BAT Reg 5 Lower */
314#define SPR_IBAT6U              0x234   /* .6. Instruction BAT Reg 6 Upper */
315#define SPR_IBAT6L              0x235   /* .6. Instruction BAT Reg 6 Lower */
316#define SPR_IBAT7U              0x236   /* .6. Instruction BAT Reg 7 Upper */
317#define SPR_IBAT7L              0x237   /* .6. Instruction BAT Reg 7 Lower */
[c40e45b]318#define SPR_DC_CST              0x230   /* ..8 Data Cache CSR */
319#define   DC_CST_DEN            0x80000000 /* D cache ENabled (RO) */
320#define   DC_CST_DFWT           0x40000000 /* D cache Force Write-Thru (RO) */
321#define   DC_CST_LES            0x20000000 /* D cache Little Endian Swap (RO) */
322#define   DC_CST_CMD_FLUSH      0x0e000000 /* D cache invalidate all */
323#define   DC_CST_CMD_INVALL     0x0c000000 /* D cache invalidate all */
324#define   DC_CST_CMD_UNLOCKALL  0x0a000000 /* D cache unlock all */
325#define   DC_CST_CMD_UNLOCK     0x08000000 /* D cache unlock block */
326#define   DC_CST_CMD_CLRLESWAP  0x07000000 /* D cache clr little-endian swap */
327#define   DC_CST_CMD_LOADLOCK   0x06000000 /* D cache load & lock block */
328#define   DC_CST_CMD_SETLESWAP  0x05000000 /* D cache set little-endian swap */
329#define   DC_CST_CMD_DISABLE    0x04000000 /* D cache disable */
330#define   DC_CST_CMD_CLRFWT     0x03000000 /* D cache clear forced write-thru */
331#define   DC_CST_CMD_ENABLE     0x02000000 /* D cache enable */
332#define   DC_CST_CMD_SETFWT     0x01000000 /* D cache set forced write-thru */
333#define   DC_CST_CCER1          0x00200000 /* D cache error type 1 (RO) */
334#define   DC_CST_CCER2          0x00100000 /* D cache error type 2 (RO) */
335#define   DC_CST_CCER3          0x00080000 /* D cache error type 3 (RO) */
[a8030171]336#define SPR_DBAT4U              0x238   /* .6. Data BAT Reg 4 Upper */
[c40e45b]337#define SPR_DC_ADR              0x231   /* ..8 Data Cache Address */
[a8030171]338#define SPR_DBAT4L              0x239   /* .6. Data BAT Reg 4 Lower */
[c40e45b]339#define SPR_DC_DAT              0x232   /* ..8 Data Cache Data */
[a8030171]340#define SPR_DBAT5U              0x23a   /* .6. Data BAT Reg 5 Upper */
341#define SPR_DBAT5L              0x23b   /* .6. Data BAT Reg 5 Lower */
342#define SPR_DBAT6U              0x23c   /* .6. Data BAT Reg 6 Upper */
343#define SPR_DBAT6L              0x23d   /* .6. Data BAT Reg 6 Lower */
344#define SPR_DBAT7U              0x23e   /* .6. Data BAT Reg 7 Upper */
345#define SPR_DBAT7L              0x23f   /* .6. Data BAT Reg 7 Lower */
[de8a76d]346#define SPR_SPRG8               0x25c   /* ..8 SPR General 8 */
[a8030171]347#define SPR_MI_CTR              0x310   /* ..8 IMMU control */
[c40e45b]348#define   Mx_CTR_GPM            0x80000000 /* Group Protection Mode */
349#define   Mx_CTR_PPM            0x40000000 /* Page Protection Mode */
350#define   Mx_CTR_CIDEF          0x20000000 /* Cache-Inhibit DEFault */
351#define   MD_CTR_WTDEF          0x20000000 /* Write-Through DEFault */
352#define   Mx_CTR_RSV4           0x08000000 /* Reserve 4 TLB entries */
353#define   MD_CTR_TWAM           0x04000000 /* TableWalk Assist Mode */
354#define   Mx_CTR_PPCS           0x02000000 /* Priv/user state compare mode */
355#define   Mx_CTR_TLB_INDX       0x000001f0 /* TLB index mask */
356#define   Mx_CTR_TLB_INDX_BITPOS        8         /* TLB index shift */
[a8030171]357#define SPR_MI_AP               0x312   /* ..8 IMMU access protection */
[c40e45b]358#define   Mx_GP_SUPER(n)        (0 << (2*(15-(n)))) /* access is supervisor */
359#define   Mx_GP_PAGE            (1 << (2*(15-(n)))) /* access is page protect */
360#define   Mx_GP_SWAPPED         (2 << (2*(15-(n)))) /* access is swapped */
361#define   Mx_GP_USER            (3 << (2*(15-(n)))) /* access is user */
[a8030171]362#define SPR_MI_EPN              0x313   /* ..8 IMMU effective number */
[c40e45b]363#define   Mx_EPN_EPN            0xfffff000 /* Effective Page Number mask */
364#define   Mx_EPN_EV             0x00000020 /* Entry Valid */
365#define   Mx_EPN_ASID           0x0000000f /* Address Space ID */
[a8030171]366#define SPR_MI_TWC              0x315   /* ..8 IMMU tablewalk control */
[c40e45b]367#define   MD_TWC_L2TB           0xfffff000 /* Level-2 Tablewalk Base */
368#define   Mx_TWC_APG            0x000001e0 /* Access Protection Group */
369#define   Mx_TWC_G              0x00000010 /* Guarded memory */
370#define   Mx_TWC_PS             0x0000000c /* Page Size (L1) */
371#define   MD_TWC_WT             0x00000002 /* Write-Through */
372#define   Mx_TWC_V              0x00000001 /* Entry Valid */
[a8030171]373#define SPR_MI_RPN              0x316   /* ..8 IMMU real (phys) page number */
[c40e45b]374#define   Mx_RPN_RPN            0xfffff000 /* Real Page Number */
375#define   Mx_RPN_PP             0x00000ff0 /* Page Protection */
376#define   Mx_RPN_SPS            0x00000008 /* Small Page Size */
377#define   Mx_RPN_SH             0x00000004 /* SHared page */
378#define   Mx_RPN_CI             0x00000002 /* Cache Inhibit */
379#define   Mx_RPN_V              0x00000001 /* Valid */
[a8030171]380#define SPR_MD_CTR              0x318   /* ..8 DMMU control */
381#define SPR_M_CASID             0x319   /* ..8 CASID */
[c40e45b]382#define   M_CASID               0x0000000f /* Current AS Id */
[a8030171]383#define SPR_MD_AP               0x31a   /* ..8 DMMU access protection */
384#define SPR_MD_EPN              0x31b   /* ..8 DMMU effective number */
[c40e45b]385
386#define SPR_970MMCR0            0x31b   /* ... Monitor Mode Control Register 0 (PPC 970) */
387#define   SPR_970MMCR0_PMC1SEL(x) ((x) << 8) /* PMC1 selector (970) */
388#define   SPR_970MMCR0_PMC2SEL(x) ((x) << 1) /* PMC2 selector (970) */
389#define SPR_970MMCR1            0x31e   /* ... Monitor Mode Control Register 1 (PPC 970) */
390#define   SPR_970MMCR1_PMC3SEL(x)         (((x) & 0x1f) << 27) /* PMC 3 selector */
391#define   SPR_970MMCR1_PMC4SEL(x)         (((x) & 0x1f) << 22) /* PMC 4 selector */
392#define   SPR_970MMCR1_PMC5SEL(x)         (((x) & 0x1f) << 17) /* PMC 5 selector */
393#define   SPR_970MMCR1_PMC6SEL(x)         (((x) & 0x1f) << 12) /* PMC 6 selector */
394#define   SPR_970MMCR1_PMC7SEL(x)         (((x) & 0x1f) << 7) /* PMC 7 selector */
395#define   SPR_970MMCR1_PMC8SEL(x)         (((x) & 0x1f) << 2) /* PMC 8 selector */
396#define SPR_970MMCRA            0x312   /* ... Monitor Mode Control Register 2 (PPC 970) */
397#define SPR_970PMC1             0x313   /* ... PMC 1 */
398#define SPR_970PMC2             0x314   /* ... PMC 2 */
399#define SPR_970PMC3             0x315   /* ... PMC 3 */
400#define SPR_970PMC4             0x316   /* ... PMC 4 */
401#define SPR_970PMC5             0x317   /* ... PMC 5 */
402#define SPR_970PMC6             0x318   /* ... PMC 6 */
403#define SPR_970PMC7             0x319   /* ... PMC 7 */
404#define SPR_970PMC8             0x31a   /* ... PMC 8 */
405
[a8030171]406#define SPR_M_TWB               0x31c   /* ..8 MMU tablewalk base */
[c40e45b]407#define   M_TWB_L1TB            0xfffff000 /* level-1 translation base */
408#define   M_TWB_L1INDX          0x00000ffc /* level-1 index */
[a8030171]409#define SPR_MD_TWC              0x31d   /* ..8 DMMU tablewalk control */
410#define SPR_MD_RPN              0x31e   /* ..8 DMMU real (phys) page number */
411#define SPR_MD_TW               0x31f   /* ..8 MMU tablewalk scratch */
412#define SPR_MI_CAM              0x330   /* ..8 IMMU CAM entry read */
413#define SPR_MI_RAM0             0x331   /* ..8 IMMU RAM entry read reg 0 */
414#define SPR_MI_RAM1             0x332   /* ..8 IMMU RAM entry read reg 1 */
415#define SPR_MD_CAM              0x338   /* ..8 IMMU CAM entry read */
416#define SPR_MD_RAM0             0x339   /* ..8 IMMU RAM entry read reg 0 */
417#define SPR_MD_RAM1             0x33a   /* ..8 IMMU RAM entry read reg 1 */
[bcdce02]418#define SPR_PSSCR               0x357   /* Processor Stop Status and Control Register (ISA 3.0) */
[3489e3b]419#define SPR_PMCR                0x374   /* Processor Management Control Register */
[a8030171]420#define SPR_UMMCR2              0x3a0   /* .6. User Monitor Mode Control Register 2 */
421#define SPR_UMMCR0              0x3a8   /* .6. User Monitor Mode Control Register 0 */
422#define SPR_USIA                0x3ab   /* .6. User Sampled Instruction Address */
423#define SPR_UMMCR1              0x3ac   /* .6. User Monitor Mode Control Register 1 */
424#define SPR_ZPR                 0x3b0   /* 4.. Zone Protection Register */
425#define SPR_MMCR2               0x3b0   /* .6. Monitor Mode Control Register 2 */
[c40e45b]426#define   SPR_MMCR2_THRESHMULT_32         0x80000000 /* Multiply MMCR0 threshold by 32 */
427#define   SPR_MMCR2_THRESHMULT_2          0x00000000 /* Multiply MMCR0 threshold by 2 */
[a8030171]428#define SPR_PID                 0x3b1   /* 4.. Process ID */
429#define SPR_PMC5                0x3b1   /* .6. Performance Counter Register 5 */
430#define SPR_PMC6                0x3b2   /* .6. Performance Counter Register 6 */
431#define SPR_CCR0                0x3b3   /* 4.. Core Configuration Register 0 */
432#define SPR_IAC3                0x3b4   /* 4.. Instruction Address Compare 3 */
433#define SPR_IAC4                0x3b5   /* 4.. Instruction Address Compare 4 */
434#define SPR_DVC1                0x3b6   /* 4.. Data Value Compare 1 */
435#define SPR_DVC2                0x3b7   /* 4.. Data Value Compare 2 */
436#define SPR_MMCR0               0x3b8   /* .6. Monitor Mode Control Register 0 */
437#define   SPR_MMCR0_FC            0x80000000 /* Freeze counters */
438#define   SPR_MMCR0_FCS           0x40000000 /* Freeze counters in supervisor mode */
439#define   SPR_MMCR0_FCP           0x20000000 /* Freeze counters in user mode */
440#define   SPR_MMCR0_FCM1          0x10000000 /* Freeze counters when mark=1 */
441#define   SPR_MMCR0_FCM0          0x08000000 /* Freeze counters when mark=0 */
442#define   SPR_MMCR0_PMXE          0x04000000 /* Enable PM interrupt */
443#define   SPR_MMCR0_FCECE         0x02000000 /* Freeze counters after event */
444#define   SPR_MMCR0_TBSEL_15      0x01800000 /* Count bit 15 of TBL */
445#define   SPR_MMCR0_TBSEL_19      0x01000000 /* Count bit 19 of TBL */
446#define   SPR_MMCR0_TBSEL_23      0x00800000 /* Count bit 23 of TBL */
447#define   SPR_MMCR0_TBSEL_31      0x00000000 /* Count bit 31 of TBL */
448#define   SPR_MMCR0_TBEE          0x00400000 /* Time-base event enable */
449#define   SPR_MMCRO_THRESHOLD(x)  ((x) << 16) /* Threshold value */
450#define   SPR_MMCR0_PMC1CE        0x00008000 /* PMC1 condition enable */
451#define   SPR_MMCR0_PMCNCE        0x00004000 /* PMCn condition enable */
452#define   SPR_MMCR0_TRIGGER       0x00002000 /* Trigger */
[66659ff]453#define   SPR_MMCR0_PMC1SEL(x)    (((x) & 0x3f) << 6) /* PMC1 selector */
454#define   SPR_MMCR0_PMC2SEL(x)    (((x) & 0x3f) << 0) /* PMC2 selector */
[a8030171]455#define SPR_SGR                 0x3b9   /* 4.. Storage Guarded Register */
456#define SPR_PMC1                0x3b9   /* .6. Performance Counter Register 1 */
457#define SPR_DCWR                0x3ba   /* 4.. Data Cache Write-through Register */
458#define SPR_PMC2                0x3ba   /* .6. Performance Counter Register 2 */
459#define SPR_SLER                0x3bb   /* 4.. Storage Little Endian Register */
460#define SPR_SIA                 0x3bb   /* .6. Sampled Instruction Address */
461#define SPR_MMCR1               0x3bc   /* .6. Monitor Mode Control Register 2 */
[66659ff]462#define   SPR_MMCR1_PMC3SEL(x)    (((x) & 0x1f) << 27) /* PMC 3 selector */
463#define   SPR_MMCR1_PMC4SEL(x)    (((x) & 0x1f) << 22) /* PMC 4 selector */
464#define   SPR_MMCR1_PMC5SEL(x)    (((x) & 0x1f) << 17) /* PMC 5 selector */
465#define   SPR_MMCR1_PMC6SEL(x)    (((x) & 0x3f) << 11) /* PMC 6 selector */
[a8030171]466
467#define SPR_SU0R                0x3bc   /* 4.. Storage User-defined 0 Register */
468#define SPR_PMC3                0x3bd   /* .6. Performance Counter Register 3 */
469#define SPR_PMC4                0x3be   /* .6. Performance Counter Register 4 */
470#define SPR_DMISS               0x3d0   /* .68 Data TLB Miss Address Register */
471#define SPR_DCMP                0x3d1   /* .68 Data TLB Compare Register */
472#define SPR_HASH1               0x3d2   /* .68 Primary Hash Address Register */
473#define SPR_ICDBDR              0x3d3   /* 4.. Instruction Cache Debug Data Register */
474#define SPR_HASH2               0x3d3   /* .68 Secondary Hash Address Register */
475#define SPR_IMISS               0x3d4   /* .68 Instruction TLB Miss Address Register */
476#define SPR_TLBMISS             0x3d4   /* .6. TLB Miss Address Register */
477#define SPR_DEAR                0x3d5   /* 4.. Data Error Address Register */
478#define SPR_ICMP                0x3d5   /* .68 Instruction TLB Compare Register */
479#define SPR_PTEHI               0x3d5   /* .6. Instruction TLB Compare Register */
480#define SPR_EVPR                0x3d6   /* 4.. Exception Vector Prefix Register */
481#define SPR_RPA                 0x3d6   /* .68 Required Physical Address Register */
482#define SPR_PTELO               0x3d6   /* .6. Required Physical Address Register */
483
484#define SPR_TSR                 0x150   /* ..8 Timer Status Register */
485#define SPR_TCR                 0x154   /* ..8 Timer Control Register */
486
487#define   TSR_ENW                 0x80000000 /* Enable Next Watchdog */
488#define   TSR_WIS                 0x40000000 /* Watchdog Interrupt Status */
489#define   TSR_WRS_MASK            0x30000000 /* Watchdog Reset Status */
490#define   TSR_WRS_NONE            0x00000000 /* No watchdog reset has occurred */
491#define   TSR_WRS_CORE            0x10000000 /* Core reset was forced by the watchdog */
492#define   TSR_WRS_CHIP            0x20000000 /* Chip reset was forced by the watchdog */
493#define   TSR_WRS_SYSTEM          0x30000000 /* System reset was forced by the watchdog */
494#define   TSR_PIS                 0x08000000 /* PIT Interrupt Status */
495#define   TSR_DIS                 0x08000000 /* Decrementer Interrupt Status */
496#define   TSR_FIS                 0x04000000 /* FIT Interrupt Status */
497
498#define   TCR_WP_MASK             0xc0000000 /* Watchdog Period mask */
499#define   TCR_WP_2_17             0x00000000 /* 2**17 clocks */
500#define   TCR_WP_2_21             0x40000000 /* 2**21 clocks */
501#define   TCR_WP_2_25             0x80000000 /* 2**25 clocks */
502#define   TCR_WP_2_29             0xc0000000 /* 2**29 clocks */
503#define   TCR_WRC_MASK            0x30000000 /* Watchdog Reset Control mask */
504#define   TCR_WRC_NONE            0x00000000 /* No watchdog reset */
505#define   TCR_WRC_CORE            0x10000000 /* Core reset */
506#define   TCR_WRC_CHIP            0x20000000 /* Chip reset */
507#define   TCR_WRC_SYSTEM          0x30000000 /* System reset */
508#define   TCR_WIE                 0x08000000 /* Watchdog Interrupt Enable */
509#define   TCR_PIE                 0x04000000 /* PIT Interrupt Enable */
510#define   TCR_DIE                 0x04000000 /* Pecrementer Interrupt Enable */
511#define   TCR_FP_MASK             0x03000000 /* FIT Period */
512#define   TCR_FP_2_9              0x00000000 /* 2**9 clocks */
513#define   TCR_FP_2_13             0x01000000 /* 2**13 clocks */
514#define   TCR_FP_2_17             0x02000000 /* 2**17 clocks */
515#define   TCR_FP_2_21             0x03000000 /* 2**21 clocks */
516#define   TCR_FIE                 0x00800000 /* FIT Interrupt Enable */
517#define   TCR_ARE                 0x00400000 /* Auto Reload Enable */
518
519#define SPR_PIT                 0x3db   /* 4.. Programmable Interval Timer */
520#define SPR_SRR2                0x3de   /* 4.. Save/Restore Register 2 */
521#define SPR_SRR3                0x3df   /* 4.. Save/Restore Register 3 */
522#define SPR_HID0                0x3f0   /* ..8 Hardware Implementation Register 0 */
523#define SPR_HID1                0x3f1   /* ..8 Hardware Implementation Register 1 */
[c40e45b]524#define SPR_HID2                0x3f3   /* ..8 Hardware Implementation Register 2 */
[a8030171]525#define SPR_HID4                0x3f4   /* ..8 Hardware Implementation Register 4 */
526#define SPR_HID5                0x3f6   /* ..8 Hardware Implementation Register 5 */
[66659ff]527#define SPR_HID6                0x3f9   /* ..8 Hardware Implementation Register 6 */
528
529#define SPR_CELL_TSRL           0x380   /* ... Cell BE Thread Status Register */
530#define SPR_CELL_TSCR           0x399   /* ... Cell BE Thread Switch Register */
[a8030171]531
532#if defined(AIM)
533#define SPR_DBSR                0x3f0   /* 4.. Debug Status Register */
534#define   DBSR_IC                 0x80000000 /* Instruction completion debug event */
535#define   DBSR_BT                 0x40000000 /* Branch Taken debug event */
536#define   DBSR_EDE                0x20000000 /* Exception debug event */
537#define   DBSR_TIE                0x10000000 /* Trap Instruction debug event */
538#define   DBSR_UDE                0x08000000 /* Unconditional debug event */
539#define   DBSR_IA1                0x04000000 /* IAC1 debug event */
540#define   DBSR_IA2                0x02000000 /* IAC2 debug event */
541#define   DBSR_DR1                0x01000000 /* DAC1 Read debug event */
542#define   DBSR_DW1                0x00800000 /* DAC1 Write debug event */
543#define   DBSR_DR2                0x00400000 /* DAC2 Read debug event */
544#define   DBSR_DW2                0x00200000 /* DAC2 Write debug event */
545#define   DBSR_IDE                0x00100000 /* Imprecise debug event */
546#define   DBSR_IA3                0x00080000 /* IAC3 debug event */
547#define   DBSR_IA4                0x00040000 /* IAC4 debug event */
548#define   DBSR_MRR                0x00000300 /* Most recent reset */
549#define SPR_DBCR0               0x3f2   /* 4.. Debug Control Register 0 */
550#define SPR_DBCR1               0x3bd   /* 4.. Debug Control Register 1 */
551#define SPR_IAC1                0x3f4   /* 4.. Instruction Address Compare 1 */
552#define SPR_IAC2                0x3f5   /* 4.. Instruction Address Compare 2 */
553#define SPR_DAC1                0x3f6   /* 4.. Data Address Compare 1 */
554#define SPR_DAC2                0x3f7   /* 4.. Data Address Compare 2 */
555#define SPR_PIR                 0x3ff   /* .6. Processor Identification Register */
[c40e45b]556#elif defined(BOOKE)
[a8030171]557#define SPR_PIR                 0x11e   /* ..8 Processor Identification Register */
558#define SPR_DBSR                0x130   /* ..8 Debug Status Register */
559#define   DBSR_IDE                0x80000000 /* Imprecise debug event. */
560#define   DBSR_UDE                0x40000000 /* Unconditional debug event. */
561#define   DBSR_MRR                0x30000000 /* Most recent Reset (mask). */
562#define   DBSR_ICMP               0x08000000 /* Instr. complete debug event. */
563#define   DBSR_BRT                0x04000000 /* Branch taken debug event. */
564#define   DBSR_IRPT               0x02000000 /* Interrupt taken debug event. */
565#define   DBSR_TRAP               0x01000000 /* Trap instr. debug event. */
566#define   DBSR_IAC1               0x00800000 /* Instr. address compare #1. */
567#define   DBSR_IAC2               0x00400000 /* Instr. address compare #2. */
568#define   DBSR_IAC3               0x00200000 /* Instr. address compare #3. */
569#define   DBSR_IAC4               0x00100000 /* Instr. address compare #4. */
570#define   DBSR_DAC1R              0x00080000 /* Data addr. read compare #1. */
571#define   DBSR_DAC1W              0x00040000 /* Data addr. write compare #1. */
572#define   DBSR_DAC2R              0x00020000 /* Data addr. read compare #2. */
573#define   DBSR_DAC2W              0x00010000 /* Data addr. write compare #2. */
574#define   DBSR_RET                0x00008000 /* Return debug event. */
575#define SPR_DBCR0               0x134   /* ..8 Debug Control Register 0 */
576#define SPR_DBCR1               0x135   /* ..8 Debug Control Register 1 */
577#define SPR_IAC1                0x138   /* ..8 Instruction Address Compare 1 */
578#define SPR_IAC2                0x139   /* ..8 Instruction Address Compare 2 */
579#define SPR_DAC1                0x13c   /* ..8 Data Address Compare 1 */
580#define SPR_DAC2                0x13d   /* ..8 Data Address Compare 2 */
581#endif
582
583#define   DBCR0_EDM               0x80000000 /* External Debug Mode */
584#define   DBCR0_IDM               0x40000000 /* Internal Debug Mode */
585#define   DBCR0_RST_MASK          0x30000000 /* ReSeT */
586#define   DBCR0_RST_NONE          0x00000000 /*   No action */
587#define   DBCR0_RST_CORE          0x10000000 /*   Core reset */
588#define   DBCR0_RST_CHIP          0x20000000 /*   Chip reset */
589#define   DBCR0_RST_SYSTEM        0x30000000 /*   System reset */
590#define   DBCR0_IC                0x08000000 /* Instruction Completion debug event */
591#define   DBCR0_BT                0x04000000 /* Branch Taken debug event */
592#define   DBCR0_EDE               0x02000000 /* Exception Debug Event */
593#define   DBCR0_TDE               0x01000000 /* Trap Debug Event */
594#define   DBCR0_IA1               0x00800000 /* IAC (Instruction Address Compare) 1 debug event */
595#define   DBCR0_IA2               0x00400000 /* IAC 2 debug event */
596#define   DBCR0_IA12              0x00200000 /* Instruction Address Range Compare 1-2 */
597#define   DBCR0_IA12X             0x00100000 /* IA12 eXclusive */
598#define   DBCR0_IA3               0x00080000 /* IAC 3 debug event */
599#define   DBCR0_IA4               0x00040000 /* IAC 4 debug event */
600#define   DBCR0_IA34              0x00020000 /* Instruction Address Range Compare 3-4 */
601#define   DBCR0_IA34X             0x00010000 /* IA34 eXclusive */
602#define   DBCR0_IA12T             0x00008000 /* Instruction Address Range Compare 1-2 range Toggle */
603#define   DBCR0_IA34T             0x00004000 /* Instruction Address Range Compare 3-4 range Toggle */
604#define   DBCR0_FT                0x00000001 /* Freeze Timers on debug event */
605
606#define SPR_IABR                0x3f2   /* ..8 Instruction Address Breakpoint Register 0 */
607#define SPR_DABR                0x3f5   /* .6. Data Address Breakpoint Register */
608#define SPR_MSSCR0              0x3f6   /* .6. Memory SubSystem Control Register */
609#define   MSSCR0_SHDEN            0x80000000 /* 0: Shared-state enable */
610#define   MSSCR0_SHDPEN3          0x40000000 /* 1: ~SHD[01] signal enable in MEI mode */
611#define   MSSCR0_L1INTVEN         0x38000000 /* 2-4: L1 data cache ~HIT intervention enable */
612#define   MSSCR0_L2INTVEN         0x07000000 /* 5-7: L2 data cache ~HIT intervention enable*/
613#define   MSSCR0_DL1HWF           0x00800000 /* 8: L1 data cache hardware flush */
614#define   MSSCR0_MBO              0x00400000 /* 9: must be one */
615#define   MSSCR0_EMODE            0x00200000 /* 10: MPX bus mode (read-only) */
616#define   MSSCR0_ABD              0x00100000 /* 11: address bus driven (read-only) */
617#define   MSSCR0_MBZ              0x000fffff /* 12-31: must be zero */
[c40e45b]618#define   MSSCR0_L2PFE            0x00000003 /* 30-31: L2 prefetch enable */
619#define SPR_MSSSR0              0x3f7   /* .6. Memory Subsystem Status Register (MPC745x) */
620#define   MSSSR0_L2TAG            0x00040000 /* 13: L2 tag parity error */
621#define   MSSSR0_L2DAT            0x00020000 /* 14: L2 data parity error */
622#define   MSSSR0_L3TAG            0x00010000 /* 15: L3 tag parity error */
623#define   MSSSR0_L3DAT            0x00008000 /* 16: L3 data parity error */
624#define   MSSSR0_APE              0x00004000 /* 17: Address parity error */
625#define   MSSSR0_DPE              0x00002000 /* 18: Data parity error */
626#define   MSSSR0_TEA              0x00001000 /* 19: Bus transfer error acknowledge */
627#define SPR_LDSTCR              0x3f8   /* .6. Load/Store Control Register */
[a8030171]628#define SPR_L2PM                0x3f8   /* .6. L2 Private Memory Control Register */
629#define SPR_L2CR                0x3f9   /* .6. L2 Control Register */
[b2b2e1a]630#ifdef __rtems__
631#undef L2CR_L2E
632#endif /* __rtems__ */
[a8030171]633#define   L2CR_L2E                0x80000000 /* 0: L2 enable */
634#define   L2CR_L2PE               0x40000000 /* 1: L2 data parity enable */
635#define   L2CR_L2SIZ              0x30000000 /* 2-3: L2 size */
636#define    L2SIZ_2M               0x00000000
637#define    L2SIZ_256K             0x10000000
638#define    L2SIZ_512K             0x20000000
639#define    L2SIZ_1M               0x30000000
640#define   L2CR_L2CLK              0x0e000000 /* 4-6: L2 clock ratio */
641#define    L2CLK_DIS              0x00000000 /* disable L2 clock */
642#define    L2CLK_10               0x02000000 /* core clock / 1   */
643#define    L2CLK_15               0x04000000 /*            / 1.5 */
644#define    L2CLK_20               0x08000000 /*            / 2   */
645#define    L2CLK_25               0x0a000000 /*            / 2.5 */
646#define    L2CLK_30               0x0c000000 /*            / 3   */
647#define   L2CR_L2RAM              0x01800000 /* 7-8: L2 RAM type */
648#define    L2RAM_FLOWTHRU_BURST   0x00000000
649#define    L2RAM_PIPELINE_BURST   0x01000000
650#define    L2RAM_PIPELINE_LATE    0x01800000
651#define   L2CR_L2DO               0x00400000 /* 9: L2 data-only.
652                                      Setting this bit disables instruction
653                                      caching. */
[b2b2e1a]654#ifdef __rtems__
655#undef L2CR_L2I
656#endif /* __rtems__ */
[a8030171]657#define   L2CR_L2I                0x00200000 /* 10: L2 global invalidate. */
[c40e45b]658#define   L2CR_L2IO_7450          0x00010000 /* 11: L2 instruction-only (MPC745x). */
[a8030171]659#define   L2CR_L2CTL              0x00100000 /* 11: L2 RAM control (ZZ enable).
660                                      Enables automatic operation of the
661                                      L2ZZ (low-power mode) signal. */
662#define   L2CR_L2WT               0x00080000 /* 12: L2 write-through. */
663#define   L2CR_L2TS               0x00040000 /* 13: L2 test support. */
664#define   L2CR_L2OH               0x00030000 /* 14-15: L2 output hold. */
[c40e45b]665#define   L2CR_L2DO_7450          0x00010000 /* 15: L2 data-only (MPC745x). */
[a8030171]666#define   L2CR_L2SL               0x00008000 /* 16: L2 DLL slow. */
667#define   L2CR_L2DF               0x00004000 /* 17: L2 differential clock. */
668#define   L2CR_L2BYP              0x00002000 /* 18: L2 DLL bypass. */
669#define   L2CR_L2FA               0x00001000 /* 19: L2 flush assist (for software flush). */
670#define   L2CR_L2HWF              0x00000800 /* 20: L2 hardware flush. */
671#define   L2CR_L2IO               0x00000400 /* 21: L2 instruction-only. */
672#define   L2CR_L2CLKSTP           0x00000200 /* 22: L2 clock stop. */
673#define   L2CR_L2DRO              0x00000100 /* 23: L2DLL rollover checkstop enable. */
674#define   L2CR_L2IP               0x00000001 /* 31: L2 global invalidate in */
675                                             /*     progress (read only). */
676#define SPR_L3CR                0x3fa   /* .6. L3 Control Register */
677#define   L3CR_L3E                0x80000000 /* 0: L3 enable */
678#define   L3CR_L3PE               0x40000000 /* 1: L3 data parity enable */
679#define   L3CR_L3APE              0x20000000
680#define   L3CR_L3SIZ              0x10000000 /* 3: L3 size (0=1MB, 1=2MB) */
681#define   L3CR_L3CLKEN            0x08000000 /* 4: Enables L3_CLK[0:1] */
682#define   L3CR_L3CLK              0x03800000
683#define   L3CR_L3IO               0x00400000
684#define   L3CR_L3CLKEXT           0x00200000
685#define   L3CR_L3CKSPEXT          0x00100000
686#define   L3CR_L3OH1              0x00080000
687#define   L3CR_L3SPO              0x00040000
688#define   L3CR_L3CKSP             0x00030000
689#define   L3CR_L3PSP              0x0000e000
690#define   L3CR_L3REP              0x00001000
691#define   L3CR_L3HWF              0x00000800
692#define   L3CR_L3I                0x00000400 /* 21: L3 global invalidate */
693#define   L3CR_L3RT               0x00000300
694#define   L3CR_L3NIRCA            0x00000080
695#define   L3CR_L3DO               0x00000040
696#define   L3CR_PMEN               0x00000004
[b2b2e1a]697#ifdef __rtems__
698#undef L3CR_PMSIZ
699#endif /* __rtems__ */
[a8030171]700#define   L3CR_PMSIZ              0x00000003
701
702#define SPR_DCCR                0x3fa   /* 4.. Data Cache Cachability Register */
703#define SPR_ICCR                0x3fb   /* 4.. Instruction Cache Cachability Register */
704#define SPR_THRM1               0x3fc   /* .6. Thermal Management Register */
705#define SPR_THRM2               0x3fd   /* .6. Thermal Management Register */
[c40e45b]706#define   SPR_THRM_TIN            0x80000000 /* Thermal interrupt bit (RO) */
707#define   SPR_THRM_TIV            0x40000000 /* Thermal interrupt valid (RO) */
708#define   SPR_THRM_THRESHOLD(x)   ((x) << 23) /* Thermal sensor threshold */
709#define   SPR_THRM_TID            0x00000004 /* Thermal interrupt direction */
710#define   SPR_THRM_TIE            0x00000002 /* Thermal interrupt enable */
711#define   SPR_THRM_VALID                  0x00000001 /* Valid bit */
[a8030171]712#define SPR_THRM3               0x3fe   /* .6. Thermal Management Register */
[c40e45b]713#define   SPR_THRM_TIMER(x)       ((x) << 1) /* Sampling interval timer */
714#define   SPR_THRM_ENABLE         0x00000001 /* TAU Enable */
[a8030171]715#define SPR_FPECR               0x3fe   /* .6. Floating-Point Exception Cause Register */
716
717/* Time Base Register declarations */
718#define TBR_TBL                 0x10c   /* 468 Time Base Lower - read */
719#define TBR_TBU                 0x10d   /* 468 Time Base Upper - read */
720#define TBR_TBWL                0x11c   /* 468 Time Base Lower - supervisor, write */
721#define TBR_TBWU                0x11d   /* 468 Time Base Upper - supervisor, write */
722
723/* Performance counter declarations */
[c40e45b]724#define PMC_OVERFLOW            0x80000000 /* Counter has overflowed */
[a8030171]725
726/* The first five countable [non-]events are common to many PMC's */
727#define PMCN_NONE                0 /* Count nothing */
728#define PMCN_CYCLES              1 /* Processor cycles */
729#define PMCN_ICOMP               2 /* Instructions completed */
730#define PMCN_TBLTRANS            3 /* TBL bit transitions */
731#define PCMN_IDISPATCH           4 /* Instructions dispatched */
732
733/* Similar things for the 970 PMC direct counters */
734#define PMC970N_NONE            0x8 /* Count nothing */
735#define PMC970N_CYCLES          0xf /* Processor cycles */
736#define PMC970N_ICOMP           0x9 /* Instructions completed */
737
[18fa92c]738#if defined(BOOKE)
[c40e45b]739
740#define SPR_MCARU               0x239   /* ..8 Machine Check Address register upper bits */
741#define SPR_MCSR                0x23c   /* ..8 Machine Check Syndrome register */
742#define SPR_MCAR                0x23d   /* ..8 Machine Check Address register */
[a8030171]743
744#define SPR_ESR                 0x003e  /* ..8 Exception Syndrome Register */
745#define   ESR_PIL                 0x08000000 /* Program interrupt - illegal */
746#define   ESR_PPR                 0x04000000 /* Program interrupt - privileged */
747#define   ESR_PTR                 0x02000000 /* Program interrupt - trap */
748#define   ESR_ST                  0x00800000 /* Store operation */
749#define   ESR_DLK                 0x00200000 /* Data storage, D cache locking */
750#define   ESR_ILK                 0x00100000 /* Data storage, I cache locking */
751#define   ESR_BO                  0x00020000 /* Data/instruction storage, byte ordering */
752#define   ESR_SPE                 0x00000080 /* SPE exception bit */
753
754#define SPR_CSRR0               0x03a   /* ..8 58 Critical SRR0 */
755#define SPR_CSRR1               0x03b   /* ..8 59 Critical SRR1 */
756#define SPR_MCSRR0              0x23a   /* ..8 570 Machine check SRR0 */
757#define SPR_MCSRR1              0x23b   /* ..8 571 Machine check SRR1 */
[de8a76d]758#define SPR_DSRR0               0x23e   /* ..8 574 Debug SRR0<E.ED> */
759#define SPR_DSRR1               0x23f   /* ..8 575 Debug SRR1<E.ED> */
[a8030171]760
[c40e45b]761#define SPR_MMUCR               0x3b2   /* 4.. MMU Control Register */
762#define   MMUCR_SWOA            (0x80000000 >> 7)
763#define   MMUCR_U1TE            (0x80000000 >> 9)
764#define   MMUCR_U2SWOAE         (0x80000000 >> 10)
765#define   MMUCR_DULXE           (0x80000000 >> 12)
766#define   MMUCR_IULXE           (0x80000000 >> 13)
767#define   MMUCR_STS             (0x80000000 >> 15)
768#define   MMUCR_STID_MASK       (0xFF000000 >> 24)
769
770#define SPR_MMUCSR0             0x3f4   /* ..8 1012 MMU Control and Status Register 0 */
771#define   MMUCSR0_L2TLB0_FI     0x04    /*  TLB0 flash invalidate */
772#define   MMUCSR0_L2TLB1_FI     0x02    /*  TLB1 flash invalidate */
773
[a8030171]774#define SPR_SVR                 0x3ff   /* ..8 1023 System Version Register */
[66659ff]775#define   SVR_MPC8533             0x8034
776#define   SVR_MPC8533E            0x803c
[a8030171]777#define   SVR_MPC8541             0x8072
778#define   SVR_MPC8541E            0x807a
779#define   SVR_MPC8548             0x8031
780#define   SVR_MPC8548E            0x8039
781#define   SVR_MPC8555             0x8071
782#define   SVR_MPC8555E            0x8079
783#define   SVR_MPC8572             0x80e0
784#define   SVR_MPC8572E            0x80e8
[66659ff]785#define   SVR_P1011               0x80e5
786#define   SVR_P1011E              0x80ed
[75b706f]787#define   SVR_P1013               0x80e7
788#define   SVR_P1013E              0x80ef
[66659ff]789#define   SVR_P1020               0x80e4
790#define   SVR_P1020E              0x80ec
[75b706f]791#define   SVR_P1022               0x80e6
792#define   SVR_P1022E              0x80ee
[66659ff]793#define   SVR_P2010               0x80e3
794#define   SVR_P2010E              0x80eb
795#define   SVR_P2020               0x80e2
796#define   SVR_P2020E              0x80ea
[c40e45b]797#define   SVR_P2041               0x8210
798#define   SVR_P2041E              0x8218
799#define   SVR_P3041               0x8211
800#define   SVR_P3041E              0x8219
[66659ff]801#define   SVR_P4040               0x8200
802#define   SVR_P4040E              0x8208
803#define   SVR_P4080               0x8201
804#define   SVR_P4080E              0x8209
[bb80d9d]805#define   SVR_P5010               0x8221
806#define   SVR_P5010E              0x8229
[c40e45b]807#define   SVR_P5020               0x8220
808#define   SVR_P5020E              0x8228
[e4a8065]809#define   SVR_P5021               0x8205
810#define   SVR_P5021E              0x820d
811#define   SVR_P5040               0x8204
812#define   SVR_P5040E              0x820c
[a8030171]813#define SVR_VER(svr)            (((svr) >> 16) & 0xffff)
814
815#define SPR_PID0                0x030   /* ..8 Process ID Register 0 */
816#define SPR_PID1                0x279   /* ..8 Process ID Register 1 */
817#define SPR_PID2                0x27a   /* ..8 Process ID Register 2 */
818
819#define SPR_TLB0CFG             0x2B0   /* ..8 TLB 0 Config Register */
820#define SPR_TLB1CFG             0x2B1   /* ..8 TLB 1 Config Register */
821#define   TLBCFG_ASSOC_MASK     0xff000000 /* Associativity of TLB */
822#define   TLBCFG_ASSOC_SHIFT    24
823#define   TLBCFG_NENTRY_MASK    0x00000fff /* Number of entries in TLB */
824
825#define SPR_IVPR                0x03f   /* ..8 Interrupt Vector Prefix Register */
826#define SPR_IVOR0               0x190   /* ..8 Critical input */
827#define SPR_IVOR1               0x191   /* ..8 Machine check */
828#define SPR_IVOR2               0x192
829#define SPR_IVOR3               0x193
830#define SPR_IVOR4               0x194
831#define SPR_IVOR5               0x195
832#define SPR_IVOR6               0x196
833#define SPR_IVOR7               0x197
834#define SPR_IVOR8               0x198
835#define SPR_IVOR9               0x199
836#define SPR_IVOR10              0x19a
837#define SPR_IVOR11              0x19b
838#define SPR_IVOR12              0x19c
839#define SPR_IVOR13              0x19d
840#define SPR_IVOR14              0x19e
841#define SPR_IVOR15              0x19f
842#define SPR_IVOR32              0x210
843#define SPR_IVOR33              0x211
844#define SPR_IVOR34              0x212
845#define SPR_IVOR35              0x213
846
847#define SPR_MAS0                0x270   /* ..8 MMU Assist Register 0 Book-E/e500 */
848#define SPR_MAS1                0x271   /* ..8 MMU Assist Register 1 Book-E/e500 */
849#define SPR_MAS2                0x272   /* ..8 MMU Assist Register 2 Book-E/e500 */
850#define SPR_MAS3                0x273   /* ..8 MMU Assist Register 3 Book-E/e500 */
851#define SPR_MAS4                0x274   /* ..8 MMU Assist Register 4 Book-E/e500 */
852#define SPR_MAS5                0x275   /* ..8 MMU Assist Register 5 Book-E */
853#define SPR_MAS6                0x276   /* ..8 MMU Assist Register 6 Book-E/e500 */
854#define SPR_MAS7                0x3B0   /* ..8 MMU Assist Register 7 Book-E/e500 */
[c40e45b]855#define SPR_MAS8                0x155   /* ..8 MMU Assist Register 8 Book-E/e500 */
856
857#define SPR_L1CFG0              0x203   /* ..8 L1 cache configuration register 0 */
858#define SPR_L1CFG1              0x204   /* ..8 L1 cache configuration register 1 */
859
860#define SPR_CCR1                0x378
861#define   CCR1_L2COBE           0x00000040
862
863#define DCR_L2DCDCRAI           0x0000  /* L2 D-Cache DCR Address Pointer */
864#define DCR_L2DCDCRDI           0x0001  /* L2 D-Cache DCR Data Indirect */
865#define DCR_L2CR0               0x00    /* L2 Cache Configuration Register 0 */
866#define   L2CR0_AS              0x30000000
[a8030171]867
868#define SPR_L1CSR0              0x3F2   /* ..8 L1 Cache Control and Status Register 0 */
869#define   L1CSR0_DCPE           0x00010000      /* Data Cache Parity Enable */
870#define   L1CSR0_DCLFR          0x00000100      /* Data Cache Lock Bits Flash Reset */
871#define   L1CSR0_DCFI           0x00000002      /* Data Cache Flash Invalidate */
872#define   L1CSR0_DCE            0x00000001      /* Data Cache Enable */
873#define SPR_L1CSR1              0x3F3   /* ..8 L1 Cache Control and Status Register 1 */
874#define   L1CSR1_ICPE           0x00010000      /* Instruction Cache Parity Enable */
[c40e45b]875#define   L1CSR1_ICUL           0x00000400      /* Instr Cache Unable to Lock */
[a8030171]876#define   L1CSR1_ICLFR          0x00000100      /* Instruction Cache Lock Bits Flash Reset */
877#define   L1CSR1_ICFI           0x00000002      /* Instruction Cache Flash Invalidate */
878#define   L1CSR1_ICE            0x00000001      /* Instruction Cache Enable */
879
[c40e45b]880#define SPR_L2CSR0              0x3F9   /* ..8 L2 Cache Control and Status Register 0 */
881#define   L2CSR0_L2E            0x80000000      /* L2 Cache Enable */
882#define   L2CSR0_L2PE           0x40000000      /* L2 Cache Parity Enable */
883#define   L2CSR0_L2FI           0x00200000      /* L2 Cache Flash Invalidate */
884#define   L2CSR0_L2LFC          0x00000400      /* L2 Cache Lock Flags Clear */
885
[a8030171]886#define SPR_BUCSR               0x3F5   /* ..8 Branch Unit Control and Status Register */
887#define   BUCSR_BPEN            0x00000001      /* Branch Prediction Enable */
[c40e45b]888#define   BUCSR_BBFI            0x00000200      /* Branch Buffer Flash Invalidate */
[a8030171]889
[c40e45b]890#endif /* BOOKE */
[e599318]891#endif /* !_POWERPC_SPR_H_ */
Note: See TracBrowser for help on using the repository browser.